Современные микропроцессоры

от смеси команд обрабатывать до трех команд за один машинный такт,

отличающихся тактовой частотой (50, 60, 75 и 85 МГц). Процессор SuperSPARC

(рисунок 9) имеет сбалансированную производительность на операциях с

фиксированной и плавающей точкой. Он имеет внутренний кэш емкостью 36 Кб

(20 Кб - кэш команд и 16 Кб - кэш данных), раздельные конвейеры

целочисленной и вещественной арифметики и при тактовой частоте 75 МГц

обеспечивает производительность около 205 MIPS. Процессор SuperSPARC

применяется также в серверах SPARCserver 1000 и SPARCcenter 2000 компании

Sun.

Конструктивно кристалл монтируется на взаимозаменяемых процессорных

модулях трех типов, отличающихся наличием и объемом кэш-памяти второго

уровня и тактовой частотой. Модуль M-bus SuperSPARC, используемый в модели

50 содержит 50-МГц SuperSPARC процессор с внутренним кэшем емкостью 36 Кб

(20 Кб кэш команд и 16 Кб кэш данных). Модули M-bus SuperSPARC в моделях

51, 61 и 71 содержат по одному SuperSPARC процессору, работающему на

частоте 50, 60 и 75 МГц соответственно, одному кристаллу кэш-контроллера

(так называемому SuperCache), а также внешний кэш емкостью 1 Мб. Модули M-

bus в моделях 502, 612, 712 и 514 содержат два SuperSPARC процессора и два

кэш-контроллера каждый, а последние три модели и по одному 1 Мб внешнему

кэшу на каждый процессор. Использование кэш-памяти позволяет модулям CPU

работать с тактовой частотой, отличной от тактовой частоты материнской

платы; пользователи всех моделей поэтому могут улучшить производительность

своих систем заменой существующих модулей CPU вместо того, чтобы

производить upgrade всей материнской платы.

Рис. 9.

hyperSPARC

Одной из главных задач, стоявших перед разработчиками микропроцессора

hyperSPARC, было повышение производительности, особенно при выполнении

операций с плавающей точкой. Поэтому особое внимание разработчиков было

уделено созданию простых и сбалансированных шестиступенчатых конвейеров

целочисленной арифметики и плавающей точки. Логические схемы этих

конвейеров тщательно разрабатывались, количество логических уровней

вентилей между ступенями выравнивалось, чтобы упростить вопросы дальнейшего

повышения тактовой частоты.

Производительность процессоров hyperSPARC может меняться независимо

от скорости работы внешней шины (MBus). Набор кристаллов hyperSPARC

обеспечивает как синхронные, так и асинхронные операции с помощью

специальной логики кристалла RT625. Отделение внутренней шины процессора от

внешней шины позволяет увеличивать тактовую частоту процессора независимо

от частоты работы подсистем памяти и ввода/вывода. Это обеспечивает более

длительный жизненный цикл, поскольку переход на более производительные

модули hyperSPARC не требует переделки всей системы.

Процессорный набор hyperSPARC с тактовой частотой 100 МГц построен на

основе технологического процесса КМОП с тремя уровнями металлизации и

проектными нормами 0.5 микрон. Внутренняя логика работает с напряжением

питания 3.3В.

Рис. 10.

Процессор hyperSPARC реализован в виде многокристальной микросборки

(рисунок 5.4), в состав которой входит суперскалярная конвейерная часть и

тесно связанная с ней кэш-память второго уровня. В набор кристаллов входят

RT620 (CPU) - центральный процессор, RT625 (CMTU) - контроллер кэш-памяти,

устройство управления памятью и устройство тегов и четыре RT627 (CDU) кэш-

память данных для реализации кэш-памяти второго уровня емкостью 256 Кбайт.

RT625 обеспечивает также интерфейс с MBus. Центральный процессор RT620

(рисунок 10) состоит из целочисленного устройства, устройства с плавающей

точкой, устройства загрузки/записи, устройства переходов и двухканальной

множественно-ассоциативной памяти команд емкостью 8 Кбайт. Целочисленное

устройство включает АЛУ и отдельный тракт данных для операций

загрузки/записи, которые представляют собой два из четырех исполнительных

устройств процессора. Устройство переходов обрабатывает команды передачи

управления, а устройство плавающей точки, реально состоит из двух

независимых конвейеров - сложения и умножения чисел с плавающей точкой. Для

увеличения пропускной способности процессора команды плавающей точки,

проходя через целочисленный конвейер, поступают в очередь, где они ожидают

запуска в одном из конвейеров плавающей точки. В каждом такте выбираются

две команды. В общем случае, до тех пор, пока эти две команды требуют для

своего выполнения различных исполнительных устройств при отсутствии

зависимостей по данным, они могут запускаться одновременно. RT620 содержит

два регистровых файла: 136 целочисленных регистров, сконфигурированных в

виде восьми регистровых окон, и 32 отдельных регистра плавающей точки,

расположенных в устройстве плавающей точки. Кэш-память второго уровня в

процессоре hyperSPARC строится на базе RT625 CMTU, который представляет

собой комбинированный кристалл, включающий контроллер кэш-памяти и

устройство управления памятью, которое поддерживает разделяемую внешнюю

память и симметричную многопроцессорную обработку. Контроллер кэш-памяти

поддерживает кэш емкостью 256 Кбайт, состоящий из четырех RT627 CDU. Кэш-

память имеет прямое отображение и 4К тегов. Теги в кэш-памяти содержат

физические адреса, поэтому логические схемы для соблюдения когерентности

кэш-памяти в многопроцессорной системе, имеющиеся в RT625, могут быстро

определить попадания или промахи при просмотре со стороны внешней шины без

приостановки обращений к кэш-памяти со стороны центрального процессора.

Поддерживается как режим сквозной записи, так и режим обратного

копирования.

Рис. 11.

Устройство управления памятью содержит в своем составе полностью

ассоциативную кэш-память преобразования виртуальных адресов в физические

(TLB), состоящую из 64 строк, которая поддерживает 4096 контекстов. RT625

содержит буфер чтения емкостью 32 байта, используемый для загрузки, и буфер

записи емкостью 64 байта, используемый для разгрузки кэш-памяти второго

уровня. Размер строки кэш-памяти составляет 32 байта. Кроме того, в RT625

имеются логические схемы синхронизации, которые обеспечивают интерфейс

между внутренней шиной процессора и SPARC MBus при выполнении асинхронных

операций.

RT627 представляет собой статическую память 16К ( 32, специально

разработанную для удовлетворения требований hyperSPARC. Она организована

как четырехканальная статическая память в виде четырех массивов с логикой

побайтной записи и входными и выходными регистрами-защелками. RT627 для ЦП

является кэш-памятью с нулевым состоянием ожидания без потерь (т.е.

приостановок) на конвейеризацию для всех операций загрузки и записи,

которые попадают в кэш-память. RT627 был разработан специально для

процессора hyperSPARC, таким образом для соединения с RT620 и RT625 не

нужны никакие дополнительные схемы.

Набор кристаллов позволяет использовать преимущества тесной связи

процессора с кэш-памятью. Конструкция RT620 допускает потерю одного такта в

случае промаха в кэш-памяти первого уровня. Для доступа к кэш-памяти

второго уровня в RT620 отведена специальная ступень конвейера. Если

происходит промах в кэш-памяти первого уровня, а в кэш-памяти второго

уровня имеет место попадание, то центральный процессор не останавливается.

Команды загрузки и записи одновременно генерируют два обращения: одно

к кэш-памяти команд первого уровня емкостью 8 Кбайт и другое к кэш-памяти

второго уровня. Если адрес команды найден в кэш-памяти первого уровня, то

обращение к кэш-памяти второго уровня отменяется и команда становится

доступной на стадии декодирования конвейера. Если же во внутренней кэш-

памяти произошел промах, а в кэш-памяти второго уровня обнаружено

попадание, то команда станет доступной с потерей одного такта, который

встроен в конвейер. Такая возможность позволяет конвейеру продолжать

непрерывную работу до тех пор, пока имеют место попадания в кэш-память либо

первого, либо второго уровня, которые составляют 90% и 98% соответственно

для типовых прикладных задач рабочей станции. С целью достижения

архитектурного баланса и упрощения обработки исключительных ситуаций

целочисленный конвейер и конвейер плавающей точки имеют по пять стадий

выполнения операций. Такая конструкция позволяет RT620 обеспечить

максимальную пропускную способность, не достижимую в противном случае.

На рассмотрении этого процессора можно и закончить выкладку по

процессорам архитектуры SPARK.

6. Процессоры PA-RISC компании Hewlett-Packard

Основой разработки современных изделий Hewlett-Packard является

архитектура PA-RISC. Она была разработана компанией в 1986 году и с тех пор

прошла несколько стадий своего развития благодаря успехам интегральной

технологии от многокристального до однокристального исполнения. В сентябре

1992 года компания Hewlett-Packard объявила о создании своего

суперскалярного процессора PA-7100, который с тех пор стал основой

построения семейства рабочих станций HP 9000 Series 700 и семейства бизнес-

серверов HP 9000 Series 800. В настоящее время имеются 33-, 50- и 99 МГц

реализации кристалла PA-7100. Кроме того выпущены модифицированные,

улучшенные по многим параметрам кристаллы PA-7100LC с тактовой частотой 64,

80 и 100 МГц, и PA-7150 с тактовой частотой 125 МГц, а также PA-7200 с

тактовой частотой 90 и 100 МГц. Компания активно разрабатывает процессор

следующего поколения HP 8000, которые будет работать с тактовой частотой

200 МГц и обеспечивать уровень 360 единиц SPECint92 и 550 единиц SPECfp92.

Появление этого кристалла ожидается в 1996 году. Кроме того, Hewlett-

Packard в сотрудничестве с Intel создала новый процессор с очень длинным

командным словом (VLIW-архитектура), который совместим как с семейством

Intel x86, так и семейством PA-RISC. Выпуск этого процессора начался в1998

году. В качестве наглядного примера выберем PA-7100/

PA 7100

Особенностью архитектуры PA-RISC является внекристальная реализация

кэша, что позволяет реализовать различные объемы кэш-памяти и

оптимизировать конструкцию в зависимости от условий применения (рисунок

12.). Хранение команд и данных осуществляется в раздельных кэшах, причем

процессор соединяется с ними с помощью высокоскоростных 64-битовых шин. Кэш-

память реализуется на высокоскоростных кристаллах статической памяти

(SRAM), синхронизация которых осуществляется непосредственно на тактовой

частоте процессора. При тактовой частоте 100 МГц каждый кэш имеет полосу

пропускания 800 Мбайт/с при выполнении операций считывания и 400 Мбайт/с

при выполнении операций записи. Микропроцессор аппаратно поддерживает

различный объем кэш-памяти: кэш команд может иметь объем от 4 Кбайт до 1

Мбайт, кэш данных - от 4 Кбайт до 2 Мбайт. Чтобы снизить коэффициент

промахов применяется механизм хеширования адреса. В обоих кэшах для

повышения надежности применяются дополнительные контрольные разряды, причем

ошибки кэша команд корректируются аппаратными средствами.

Рис. 12.

Устройство плавающей точки (рисунок 13) реализует арифметику с

одинарной и двойной точностью в стандарте IEEE 754. Его устройство

умножения используется также для выполнения операций целочисленного

умножения. Устройства деления и вычисления квадратного корня работают с

удвоенной частотой процессора. Арифметико-логическое устройство выполняет

операции сложения, вычитания и преобразования форматов данных. Регистровый

файл состоит из 28 64-битовых регистров, каждый из которых может

использоваться как два 32-битовых регистра для выполнения операций с

плавающей точкой одинарной точности. Регистровый файл имеет пять портов

чтения и три порта записи, которые обеспечивают одновременное выполнение

операций умножения, сложения и загрузки/записи. Большинство улучшений

производительности процессора связано с увеличением тактовой частоты до 100

МГц по сравнению с 66 МГц у его предшественника.

Конвейер целочисленного устройства включает шесть ступеней: Чтение из

кэша команд (IR), Чтение операндов (OR), Выполнение/Чтение из кэша данных

(DR), Завершение чтения кэша данных (DRC), Запись в регистры (RW) и Запись

в кэш данных (DW). На ступени ID выполняется выборка команд. Реализация

механизма выдачи двух команд требует небольшого буфера предварительной

выборки, который обеспечивает предварительную выборку команд за два такта

до начала работы ступени IR. Во время выполнения на ступени OR все

исполнительные устройства декодируют поля операндов в команде и начинают

вычислять результат операции. На ступени DR целочисленное устройство

завершает свою работу. Кроме того, кэш-память данных выполняет чтение, но

данные не поступают до момента завершения работы ступени DRC. Результаты

операций сложения (ADD) и умножения (MULTIPLY) также становятся

достоверными в конце ступени DRC. Запись в универсальные регистры и

регистры плавающей точки производится на ступени RW. Запись в кэш данных

командами записи (STORE) требует двух тактов. Наиболее раннее двухтактное

окно команды STORE возникает на ступенях RW и DW. Однако это окно может

сдвигаться, поскольку записи в кэш данных происходят только когда

появляется следующая команда записи. Операции деления и вычисления

квадратного корня для чисел с плавающей точкой заканчиваются на много

тактов позже ступени DW.

Рис. 13.

Конвейер проектировался с целью максимального увеличения времени,

необходимого для выполнения чтения внешних кристаллов SRAM кэш-памяти

данных. Это позволяет максимизировать частоту процессора при заданной

скорости SRAM. Все команды загрузки (LOAD) выполняются за один такт и

требуют только одного такта полосы пропускания кэш-памяти данных. Поскольку

кэши команд и данных размещены на разных шинах, в конвейере отсутствуют

какие-либо потери, связанные с конфликтами по обращениям в кэш данных и кэш

команд.

Процессор может в каждом такте выдавать на выполнение одну

целочисленную команду и одну команду плавающей точки. Полоса пропускания

кэша команд достаточна для поддержания непрерывной выдачи двух команд в

каждом такте. Отсутствуют какие-либо ограничения по выравниванию или

порядку следования пары команд, которые выполняются вместе. Кроме того,

отсутствуют потери тактов, связанных с переключением с выполнения двух

команд на выполнение одной команды. Специальное внимание было уделено тому,

чтобы выдача двух команд в одном такте не приводила к ограничению тактовой

частоты. Чтобы добиться этого, в кэше команд был реализован специально

предназначенный для этого заранее декодируемый бит, чтобы отделить команды

целочисленного устройства от команд устройства плавающей точки. Этот бит

предварительного декодирования команд минимизирует время, необходимое для

правильного разделения команд.

Потери, связанные с зависимостями по данным и управлению, в этом

конвейере минимальны. Команды загрузки выполняются за один такт, за

исключением случая, когда последующая команда пользуется регистром-

приемником команды LOAD. Как правило компилятор позволяет обойти подобные

потери одного такта. Для уменьшения потерь, связанных с командами условного

перехода, в процессоре используется алгоритм прогнозирования направления

передачи управления. Для оптимизации производительности циклов передачи

управления вперед по программе прогнозируются как невыполняемые переходы, а

передачи управления назад по программе - как выполняемые переходы.

Правильно спрогнозированные условные переходы выполняются за один такт.

Количество тактов, необходимое для записи слова или двойного слова

командой STORE уменьшено с трех до двух тактов. В более ранних реализациях

архитектуры PA-RISC был необходим один дополнительный такт для чтения тега

кэша, чтобы гарантировать попадание, а также для того, чтобы объединить

старые данные строки кэш-памяти данных с записываемыми данными. PA 7100

использует отдельную шину адресного тега, чтобы совместить по времени

чтение тега с записью данных предыдущей команды STORE. Кроме того, наличие

отдельных сигналов разрешения записи для каждого слова строки кэш-памяти

устраняет необходимость объединения старых данных с новыми, поступающими

при выполнении команд записи слова или двойного слова. Этот алгоритм

требует, чтобы запись в микросхемы SRAM происходила только после того,

когда будет определено, что данная запись сопровождается попаданием в кэш и

не вызывает прерывания. Это требует дополнительной ступени конвейера между

чтением тега и записью данных. Такая конвейеризация не приводит к

дополнительным потерям тактов, поскольку в процессоре реализованы

специальные цепи обхода, позволяющие направить отложенные данные команды

записи последующим командам загрузки или командам STORE, записывающим

только часть слова. Для данного процессора потери конвейера для команд

записи слова или двойного слова сведены к нулю, если непосредственно

последующая команда не является командой загрузки или записи. В противном

случае потери равны одному такту. Потери на запись части слова могут

составлять от нуля до двух тактов. Моделирование показывает, что

подавляющее большинство команд записи в действительности работают с

однословным или двухсловным форматом.

Все операции с плавающей точкой, за исключением команд деления и

вычисления квадратного корня, полностью конвейеризованы и имеют двухтактную

задержку выполнения как в режиме с одинарной, так и с двойной точностью.

Процессор может выдавать на выполнение независимые команды с плавающей

точкой в каждом такте при отсутствии каких-либо потерь. Последовательные

операции с зависимостями по регистрам приводят к потере одного такта.

Команды деления и вычисления квадратного корня выполняются за 8 тактов при

одиночной и за 15 тактов при двойной точности. Выполнение команд не

останавливается из-за команд деления/вычисления квадратного корня до тех

пор, пока не потребуется регистр результата или не будет выдаваться

следующая команда деления/вычисления квадратного корня.

Процессор может выполнять параллельно одну целочисленную команду и

одну команду с плавающей точкой. При этом "целочисленными командами"

считаются и команды загрузки и записи регистров плавающей точки, а "команды

плавающей точки" включают команды FMPYADD и FMPYSUB. Эти последние команды

объединяют операцию умножения с операциями сложения или вычитания

соответственно, которые выполняются параллельно. Пиковая производительность

составляет 200 MFLOPS для последовательности команд FMPYADD, в которых

смежные команды независимы по регистрам.

Потери для операций плавающей точки, использующих предварительную

загрузку операнда командой LOAD, составляют один такт, если команды

загрузки и плавающей арифметики являются смежными, и два такта, если они

выдаются для выполнения одновременно. Для команды записи, использующей

результат операции с плавающей точкой, потери отсутствуют, даже если они

выполняются параллельно.

Потери, возникающие при промахах в кэше данных, минимизируются

посредством применения четырех разных методов: "попадание при промахе" для

команд LOAD и STORE, потоковый режим работы с кэшем данных, специальная

кодировка команд записи, позволяющая избежать копирования строки, в которой

произошел промах, и семафорные операции в кэш-памяти. Первое свойство

позволяет во время обработки промаха в кэше данных выполнять любые типы

других команд. Для промахов, возникающих при выполнении команды LOAD,

обработка последующих команд может продолжаться до тех пор, пока регистр

результата команды LOAD не потребуется в качестве регистра операнда для

другой команды. Компилятор может использовать это свойство для

предварительной выборки в кэш необходимых данных задолго до того момента,

когда они действительно потребуются. Для промахов, возникающих при

выполнении команды STORE, обработка последующих команд загрузки или

операций записи в части одного слова продолжается до тех пор, пока не

возникает обращений к строке, в которой произошел промах. Компилятор может

использовать это свойство для выполнения команд на фоне записи результатов

предыдущих вычислений. Во время задержки, связанной с обработкой промаха,

другие команды LOAD и STORE, для которых происходит попадание в кэш данных,

могут выполняться как и другие команды целочисленной арифметики и плавающей

точки. В течение всего времени обработки промаха команды STORE, другие

команды записи в ту же строку кэш-памяти могут происходить без

дополнительных потерь времени. Для каждого слова в строке кэш-памяти

процессор имеет специальный индикационный бит, предотвращающий копирование

из памяти тех слов строки, которые были записаны командами STORE. Эта

возможность применяется к целочисленным и плавающим операциям LOAD и STORE.

Выполнение команд останавливается, когда регистр-приемник команды

LOAD, выполняющейся с промахом, требуется в качестве операнда другой

команды. Свойство "потоковости" позволяет продолжить выполнение как только

нужное слово или двойное слово возвращается из памяти. Таким образом,

выполнение команд может продолжаться как во время задержки, связанной с

обработкой промаха, так и во время заполнения соответствующей строки при

промахе.

При выполнении блочного копирования данных в ряде случаев компилятор

заранее знает, что запись должна осуществляться в полную строку кэш-памяти.

Для оптимизации обработки таких ситуаций архитектура PA-RISC 1.1 определяет

специальную кодировку команд записи ("блочное копирование"), которая

показывает, что аппаратуре не нужно осуществлять выборку из памяти строки,

при обращении к которой может произойти промах кэш-памяти. В этом случае

время обращения к кэшу данных складывается из времени, которое требуется

для копирования в память старой строки кэш-памяти по тому же адресу в кэше

(если он "грязный") и времени, необходимого для записи нового тега кэша. В

процессоре PA 7100 такая возможность реализована как для привилегированных,

так и для непривилегированных команд.

Последнее улучшение управления кэшем данных связано с реализацией

семафорных операций "загрузки с обнулением" непосредственно в кэш-памяти.

Если семафорная операция выполняется в кэше, то потери времени при ее

выполнении не превышают потерь обычных операций записи. Это не только

сокращает конвейерные потери, но и снижает трафик шины памяти. В

архитектуре PA-RISC 1.1 предусмотрен также другой тип специального

кодирования команд, который устраняет требование синхронизации семафорных

операций с устройствами ввода/вывода.

Управление кэш-памятью команд позволяет при промахе продолжить

выполнение команд сразу же после поступления отсутствующей в кэше команды

из памяти. 64-битовая магистраль данных, используемая для заполнения блоков

кэша команд, соответствует максимальной полосе пропускания внешней шины

памяти 400 Мбайт/с при тактовой частоте 100 МГц.

В процессоре предусмотрен также ряд мер по минимизации потерь,

связанных с преобразованиями виртуальных адресов в физические.

Конструкция процессора обеспечивает реализацию двух способов

построения многопроцессорных систем. При первом способе каждый процессор

подсоединяется к интерфейсному кристаллу, который наблюдает за всеми

транзакциями на шине основной памяти. В такой системе все функции по

поддержанию когерентного состояния кэш-памяти возложены на интерфейсный

кристалл, который посылает процессору соответствующие транзакции. Кэш

данных построен на принципах отложенного обратного копирования и для

каждого блока кэш-памяти поддерживаются биты состояния "частный" (private),

"грязный" (dirty) и "достоверный" (valid), значения которых меняются в

соответствии с транзакциями, которые выдает или принимает процессор.

Второй способ организации многопроцессорной системы позволяет

объединить два процессора и контроллер памяти и ввода-вывода на одной и той

же локальной шине памяти. В такой конфигурации не требуется дополнительных

интерфейсных кристаллов и она совместима с существующей системой памяти.

Когерентность кэш-памяти обеспечивается наблюдением за локальной шиной

памяти. Пересылки строк между кэшами выполняются без участия контроллера

памяти и ввода-вывода. Такая конфигурация обеспечивает возможность

построения очень дешевых высокопроизводительных многопроцессорных систем.

Процессор поддерживает ряд операций, необходимых для улучшения

графической производительности рабочих станций серии 700: блочные

пересылки, Z-буферизацию, интерполяцию цветов и команды пересылки данных с

плавающей точкой для обмена с пространством ввода/вывода.

Процессор построен на базе технологического процесса КМОП с

проектными нормами 0.8 микрон, что обеспечивает тактовую частоту 100 МГц.

Вот, Виктор Владиленович, собственно и все, что я хотел предложить по

указанному вопросу.

7. Литература.

1. М. Гук Современные микропроцессоры Pentium, Pentium II, Pentium III.

Издательство “Питер” 2000г.

М. Гук Аппаратные средства IBM PC Издательство «ПитерКом» С.-П.1999г.

Жаров А. Железо IBM 2000 или все о современном компьютере М.2000

Издательство «Микроарт».

Так же использованы материалы, опубликованные на сайтах:

www.Ixbt.com

www.informix.ru

www.banknet.kz

www.hardware.ru

www.fcentr.com

Использованы материалы статей, опубликованных в журналах:

«Мир ПК», «Computerworld», «Computerra».

2.

Страницы: 1, 2, 3, 4, 5, 6