МЕНЮ


Фестивали и конкурсы
Семинары
Издания
О МОДНТ
Приглашения
Поздравляем

НАУЧНЫЕ РАБОТЫ


  • Инновационный менеджмент
  • Инвестиции
  • ИГП
  • Земельное право
  • Журналистика
  • Жилищное право
  • Радиоэлектроника
  • Психология
  • Программирование и комп-ры
  • Предпринимательство
  • Право
  • Политология
  • Полиграфия
  • Педагогика
  • Оккультизм и уфология
  • Начертательная геометрия
  • Бухучет управленчучет
  • Биология
  • Бизнес-план
  • Безопасность жизнедеятельности
  • Банковское дело
  • АХД экпред финансы предприятий
  • Аудит
  • Ветеринария
  • Валютные отношения
  • Бухгалтерский учет и аудит
  • Ботаника и сельское хозяйство
  • Биржевое дело
  • Банковское дело
  • Астрономия
  • Архитектура
  • Арбитражный процесс
  • Безопасность жизнедеятельности
  • Административное право
  • Авиация и космонавтика
  • Кулинария
  • Наука и техника
  • Криминология
  • Криминалистика
  • Косметология
  • Коммуникации и связь
  • Кибернетика
  • Исторические личности
  • Информатика
  • Инвестиции
  • по Зоология
  • Журналистика
  • Карта сайта
  • ПЛИС Xilinx семейства Virtex™

    ПЛИС Xilinx семейства Virtex™

    ПЛИС семейства Virtex™

    1. Особенности

    • Высокопроизводительные, большой емкости, программируемые

    пользователем логические интегральные схемы с архитектурой FPGA (Field

    Programmable Gate Arrays):

    — емкость от 50К до 1М системных вентилей;

    — системная производительность до 200 МГц;

    — совместимы с шиной PCI 66 МГц;

    — поддерживают функцию Hot-swap для Compact PCI.

    • Поддержка большинства стандартов ввода-вывода (технология

    SelectIO™):

    — 16 высокопроизводительных стандартов ввода — вывода;

    — прямое подключение к ZBTRAM устройствам.

    • Встроенные цепи управления тактированием:

    — четыре встроенных модуля автоподстройки задержек (DLL -delay-locked

    loop) для расширенного управления тактовыми сигналами как внутри

    кристалла, так и всего устройства;

    — четыре глобальные сети распределения тактовых сигналов с малыми

    разбегами фронтов, плюс 24 локальные тактовые сети.

    • Иерархическая система элементов памяти:

    — на базе 4-входовых таблиц преобразования (4-LUT - - Look-Up Table),

    конфигурируемых либо как 16-битовое ОЗУ (Random Access Memory),

    либо как 16-разрядный сдвиговый регистр;

    — встроенная блочная память, каждый блок конфигурируется как

    синхронное двухпортовое ОЗУ емкостью 4 Кбит;

    — быстрые интерфейсы к внешнему высокопроизводительному ОЗУ.

    • Гибкая архитектура с балансом быстродействия и плотности упаковки

    логики:

    — специальная логика ускоренного переноса для высокоскоростных

    арифметических операций;

    — специальная поддержка умножителей;

    — каскадируемые цепочки для функций с большим количеством входов;

    — многочисленные регистры/защелки с разрешением тактирования и

    синхронные/асинхронные цепи установки и сброса;

    — внутренние шины с тремя состояниями;

    — логика периферийного сканирования в соответствии со стандартом

    IEEE1149.1;

    — датчик температуры кристалла.

    • Проектирование осуществляется пакетами программного обеспечения

    Foundation™ и Alliance Series, работающими на ПК или рабочей станции.

    • Конфигурация кристалла хранится во внешнем ПЗУ, и загружается в кристалл

    после включения питания автоматически или принудительно:

    . неограниченное число циклов загрузки,

    . четыре режима загрузки.

    • Производятся по 0.22-мкм КМОП-технологии с 5-слойной металлизацией на

    основе статического ОЗУ.

    • 100%-ное фабричное тестирование.

    2. Описание

    Семейство FPGA Virtex™ позволяет реализовать высокопроизводительные,

    большой емкости, цифровые устройства на одном кристалле. Резкое увеличение

    эффективности реализаций достигнуто благодаря новой архитектуре, более

    эффективной для размещения и трассировки элементов, а также производству

    кристаллов на основе 0.22-мкм процесса с пятью слоями металлизации. Все это

    позволяет использовать кристаллы Virtex как альтернативу масочно-

    программируемым вентильным матрицам. В состав семейства Virtex входят

    девять микросхем, отличающихся логической емкостью (Табл. 1).

    Таблица 1. Основные характеристики семейства Virtex.

    |Прибор |Системные |Матрица |Логические|Число |Блочная |Память на|

    | |вентили |КЛБ |ячейки |доступных |память |базе LUT |

    | | | | |входов-вых|[бит] |[бит] |

    | | | | |одов | | |

    |XCV50 |57 906 |16x24 |1 728 |180 |32 768 |24 576 |

    |XCV100 |108 904 |20x30 |2 700 |180 |40 960 |38 400 |

    |XCV150 |164 676 |24x36 |3 888 |260 |49 152 |55 296 |

    |XCV200 |236 666 |28x42 |5 292 |284 |57 344 |75 264 |

    |XCV300 |322 970 |32x48 |6 912 |316 |65 536 |98 304 |

    |XCV400 |468 252 |40x60 |10 800 |404 |81 920 |153 600 |

    |XCV600 |661 111 |48x72 |15 552 |512 |98 304 |221 184 |

    |XCV800 |888 439 |56x84 |21 168 |512 |114 688 |301 056 |

    |XCV1000 |1 124 022 |64x96 |27 648 |512 |131 072 |393 216 |

    Созданное на основе опыта, приобретенного при разработках предыдущих

    серий FPGA, семейство Virtex является революционным шагом вперед,

    определяющим новые стандарты в производстве программируемой логики. Сочетая

    большое разнообразие новых системных свойств, иерархию высокоскоростных и

    гибких трассировочных ресурсов с передовой кремниевой технологией

    изготовления, семейство Virtex предоставляет разработчику широкие

    возможности реализации быстродействующих, большой логической емкости

    цифровых устройств, при значительном снижении времени разработки.

    3. Обзор архитектуры семейства Virtex

    Основными особенностями архитектуры кристаллов семейства Virtex

    являются гибкость и регулярность. Кристаллы состоят из матрицы КЛБ

    (Конфигурируемый Логический Блок), которая окружена программируемыми

    блоками ввода-вывода (БВВ). Все соединения между основными элементами (КЛБ,

    БВВ) осуществляются с помощью набора иерархических высокоскоростных

    программируемых трассировочных ресурсов. Изобилие таких ресурсов позволяет

    реализовывать на кристалле семейства Virtex даже самые громоздкие и сложные

    проекты.

    Кристаллы семейства Virtex производятся на основе статического ОЗУ

    (Static Random Access Memory — SRAM), поэтому функционирование кристаллов

    определяется загружаемыми во внутренние ячейки памяти конфигурационными

    данными. Конфигурационные данные могут загружаться в кристалл несколькими

    способами. В ведущем последовательном режиме (Master Serial) загрузка

    осуществляется из внешнего ОЗУ и полностью управляется самой FPGA Virtex. В

    других режимах управление загрузкой осуществляется внешними устройствами

    (режимы Select-MAP™, подчиненный-последовательный (Slave Serial и JTAG).

    Конфигурационные данные создаются пользователем при помощи

    программного обеспечения проектирования Xilinx Foundation и Alliance

    Series. Программное обеспечение включает в себя схемный и текстовый ввод,

    моделирование, автоматическое и ручное размещение и трассировку, создание,

    загрузку и верификацию загрузочных данных.

    3.1. Быстродействие

    Кристаллы Virtex обеспечивают более высокую производительность, чем

    предыдущие поколения FPGA. Проекты могут работать на системных частотах до

    200 МГц, включая блоки ввода-вывода. Блоки ввода-вывода Virtex полностью

    соответствуют спецификациям PCI-шины, поэтому кристалл позволяет

    реализовывать интерфейсные схемы, работающие на частоте 33 МГц или 66 МГц.

    В дополнение к этому кристаллы Virtex удовлетворяют требованию «hot-swap»

    для Compact PCI.

    К настоящему времени кристаллы полностью протестированы на «эталонных»

    схемах. На основе тестов выявлено, что хотя производительность сильно

    зависит от конкретного проекта, большинство проектов работают на частотах

    превышающих 100 МГц и могут достигать системных частот до 200 МГц. В Табл.

    2 представлены производительности некоторых стандартных функций,

    реализованных на кристаллах с градацией быстродействия '6'.

    В отличие от предыдущих семейств ПЛИС фирмы «Xilinx», в сериях Virtex™

    и Spartan™ градация по быстродействию обозначается классом, а не задержкой

    на логическую ячейку. Соответственно, в семействах Virtex™ и Spartan™ чем

    больше класс, тем выше быстродействие.

    4. Описание архитектуры

    4.1. Матрица Virtex

    Программируемая пользователем вентильная матрицу серии Virtex показана

    на Рис. I. Соединение между КЛБ осуществляется с помощью главных

    трассировочных матриц — ГТМ. ГТМ — это матрица программируемых

    транзисторных двунаправленных переключателей, расположенных на пересечении

    горизонтальных и вертикальных линий связи. Каждый КЛБ окружен локальными

    линиями связи (VersaBlock™), которые позволяют осуществить соединения с

    матрицей ГТМ.

    Таблица 2. Производительность стандартных функций Virtex-6

    |Функция |Разрядность [бит] |Производительность |

    |Внутрисистемная производительность |

    |Сумматор |16 |5.0 нс |

    | |64 |7.2 нс |

    |Конвейерный умножитель |8х8 |5.1 нс |

    | |16х16 |6.0 нс |

    |Декодер адреса |16 |4.4 нс |

    | |64 |6.4 нс |

    |Мультиплексор |16:1 |5.4 нс |

    |Схема контроля по |9 |4.1 нс |

    |четности | | |

    | |18 |5.0 нс |

    | |36 |6.9 нс |

    |Системная производительность |

    |Стандарт HSTL Class IV | |200МГц |

    |Стандарт LVTTL | |180МГц |

    |DLL |Блоки ввода-вывода (БВВ) |DLL |

    |Блоки| |Versa Ring | |Блоки|

    |ввода| | | |ввода|

    |-выво| | | |-выво|

    |да | | | |да |

    |(БВВ)| | | |(БВВ)|

    | |Ver|Бло|Матрица КЛБ |Бло|Ver| |

    | |sa |чна| |чна|sa | |

    | |Rin|я | |я |Rin| |

    | |g |пам| |пам|g | |

    | | |ять| |ять| | |

    | | |Versa Ring | | |

    |DLL |Блоки ввода-вывода (БВВ) |DLL |

    Рис. 1. Структура архитектуры Virtex.

    Интерфейс ввода-вывода VersaRing создает дополнительные трассировочные

    ресурсы по периферии кристалла. Эти трассы улучшают общую «трассируемость»

    устройства и возможности трассировки после закрепления электрических цепей

    к конкретным контактам.

    Архитектура Virtex также включает следующие элементы, которые

    соединяются с матрицей ГТМ:

    • Специальные блоки памяти (BRAMs) размером 4096 бит каждый.

    • Четыре модуля автоподстройки задержек (DLL), предназначенных для

    компенсации задержек тактовых сигналов, а также деления, умножения

    и сдвига фазы тактовых частот.

    • Буферы с тремя состояниями (BUFT), которые расположены вблизи

    каждого КЛБ и управляют горизонтальными сегментированными трассами.

    Коды, записанные в ячейки статической памяти, управляют настройкой

    логических элементов и коммутаторами трасс, осуществляющих соединения в

    схеме. Эти коды загружаются в ячейки после включения питания и могут

    перезагружаться в процессе работы, если необходимо изменить реализуемые

    микросхемой функции.

    4.2. Блок ввода-вывода

    Основным отличительным свойством EBB семейства Virtex является

    поддержка широкого спектра стандартов сигналов ввода-вывода. На Рис. 2

    представлена структурная схема БВВ. В Табл. 3 перечислены поддерживаемые

    стандарты.

    Таблица 3. Поддерживаемые стандарты ввода-вывода.

    |Стандарт |Напряжение |Напряжение |Напряжение |5-В |

    |ввод/вывод |порогового |питания |согласования |совместимость|

    | |уровня |выходных |с платой, | |

    | |входных |каскадов, |[pic] | |

    | |каскадов, |[pic] | | |

    | |[pic] | | | |

    |LVTTL |нет |3.3 |нет |да |

    |LVCMOS2 |нет |2.5 |нет |да |

    |PCI, 5 A |нет |3.3 |нет |да |

    |PCI, 3.3 A |нет |3.3 |нет |нет |

    |GTL |0.8 |нет |1.2 |нет |

    |GTL+ |1.0 |нет |1.5 |нет |

    |HSTL Class I |0.75 |1.5 |0.75 |нет |

    |HSTL Class III |0.9 |1.5 |1.5 |нет |

    |HSTL Class IV |0.9 |1.5 |1.5 |нет |

    |SSTL3 Class I & |1.5 |3.3 |1.5 |нет |

    |II | | | | |

    |SSTL2 Class I & |1.25 |2.5 |1.25 |нет |

    |II | | | | |

    |CTT |1.5 |3.3 |1.5 |нет |

    |AGP |1.32 |3.3 |нет |нет |

    [pic]

    БВВ содержит три запоминающих элемента, функционирующих либо как D-

    тригтеры, либо как триггеры-защелки. Каждый БВВ имеет входной сигнал

    синхронизации (CLK), распределенный на три триггера и независимые для

    каждого триггера сигналы разрешения тактирования (Clock Enable — СЕ).

    Кроме того, на все триггеры заведен сигнал сброса/установки (Set/Reset-

    SR). Для каждого триггера этот сигнал может быть сконфигурирован

    независимо, как синхронная установка (Set), синхронный сброс (Reset),

    асинхронная предустановка (Preset) или асинхронный сброс (Clear).

    Входные и выходные буферы, а также все управляющие сигналы в БВВ

    допускают независимый выбор полярности. Данное свойство не отображено на

    блок-схеме БВВ, но контролируется программой проектирования.

    Все контакты защищены от повреждения электростатическим разрядом и от

    всплесков перенапряжения. Реализованы две формы защиты от перенапряжения,

    олдна допускает 5-В совместимость, а другая нет. Для случая 5-В

    совместимости, структура, подобная диоду Зенера, закорачивает на землю

    контакт, когда напряжение на нем возрастает приблизительно до 6.5В. В

    случае, когда требуется 3.3-В PCI-совместимость, обычные диоды ограничения

    могут подсоединяться к источнику питания выходных каскадов, [pic][pic]. Тип

    защиты от перенапряжения может выбираться независимо для каждого контакта.

    По выбору, к каждому контакту может подключаться:

    1. Резистор, соединенный с общей шиной питания (pull-down).

    2. Резистор, соединенный с шиной питания (pull-up).

    3. Маломощная схема удержания последнего состояния (week-keeper).

    До начала процесса конфигурирования микросхемы все выводы, не

    задействованные в этом процессе, принудительно переводятся в состояние

    высокого импеданса. Резисторы «pull-down» и элементы «week-keeper»

    неактивны, а резисторы «pull-up» можно активировать.

    Активация резисторов «pull-up» перед конфигурацией управляется

    внутренними глобальными линиями через управляющие режимные контакты. Если

    резисторы «pull-up» не активны, то выводы находятся в состоянии

    неопределенного потенциала. Если в проекте необходимо иметь определенные

    логические уровни до начала процесса конфигурирования нужно использовать

    внешние резисторы.

    Все БВВ микросхемы Virtex совместимы со стандартом IEEE 1149.1

    периферийного сканирования.

    4.2.1. Ввод сигнала

    Входной сигнал БВВ может быть протрассирован либо непосредственно к

    блокам внутренней логики, либо через входной триггер.

    Кроме того, между выходом буфера и D-входом триггера может быть

    подключен элемент задержки, исключающий время удержания для случая контакт-

    контакт. Данная задержка согласована с внутренней задержкой распределения

    сигнала тактирования FPGA, что гарантирует нулевое время удержания для

    распределения сигналов контакт-контакт.

    Каждый входной буфер может быть сконфигурирован таким образом, чтобы

    удовлетворять одному из низковольтных сигнальных стандартов, поддерживаемых

    устройством. В некоторых из этих стандартов входной буфер использует

    напряжение порогового уровня ([pic]), формируемое пользователем.

    Использование напряжений [pic] позволяет ввести в устройство принудительные

    опорные величины для различных, близких по используемым логическим уровням

    стандартов (см. также «Банки ввода-вывода»).

    К каждому входу после окончания процесса конфигурирования могут быть,

    по выбору, подключены внутренние резисторы (либо pull-up, либо pull-down).

    Сопротивление этих резисторов лежит в пределах 50... 150 кОм.

    4.2.2. Вывод сигнала

    Выходной сигнал проходит через буфер с тремя состояниями, выход

    которого соединен непосредственно с выводом микросхемы. Сигнал может быть

    протрассирован на вход буфера с тремя состояниями, либо непосредственно от

    внутренней логической структуры, либо через выходной триггер блока ввода-

    вывода.

    Управление буфером с тремя состояниями также может осуществляться либо

    непосредственно от внутренней логической структуры, либо через специальный

    триггер БВВ, который позволяет создать синхронное управление сигналом

    разрешения и запрещения для буфера с тремя состояниями. Каждый такой

    выходной каскад рассчитан на втекающий ток до 48 мА и вытекающий ток до 24

    мА. Программирование мощности и скорости нарастания сигнала выходного

    каскада позволяет минимизировать переходные процессы в шинах.

    Для большинства сигнальных стандартов выходной уровень логической

    единицы зависит от приложенного извне напряжения [pic]. Использование

    напряжения [pic] позволяет ввести в устройство принудительные опорные

    величины для различных, близких по используемым логическим уровням

    Страницы: 1, 2, 3, 4


    Приглашения

    09.12.2013 - 16.12.2013

    Международный конкурс хореографического искусства в рамках Международного фестиваля искусств «РОЖДЕСТВЕНСКАЯ АНДОРРА»

    09.12.2013 - 16.12.2013

    Международный конкурс хорового искусства в АНДОРРЕ «РОЖДЕСТВЕНСКАЯ АНДОРРА»




    Copyright © 2012 г.
    При использовании материалов - ссылка на сайт обязательна.