МЕНЮ


Фестивали и конкурсы
Семинары
Издания
О МОДНТ
Приглашения
Поздравляем

НАУЧНЫЕ РАБОТЫ


  • Инновационный менеджмент
  • Инвестиции
  • ИГП
  • Земельное право
  • Журналистика
  • Жилищное право
  • Радиоэлектроника
  • Психология
  • Программирование и комп-ры
  • Предпринимательство
  • Право
  • Политология
  • Полиграфия
  • Педагогика
  • Оккультизм и уфология
  • Начертательная геометрия
  • Бухучет управленчучет
  • Биология
  • Бизнес-план
  • Безопасность жизнедеятельности
  • Банковское дело
  • АХД экпред финансы предприятий
  • Аудит
  • Ветеринария
  • Валютные отношения
  • Бухгалтерский учет и аудит
  • Ботаника и сельское хозяйство
  • Биржевое дело
  • Банковское дело
  • Астрономия
  • Архитектура
  • Арбитражный процесс
  • Безопасность жизнедеятельности
  • Административное право
  • Авиация и космонавтика
  • Кулинария
  • Наука и техника
  • Криминология
  • Криминалистика
  • Косметология
  • Коммуникации и связь
  • Кибернетика
  • Исторические личности
  • Информатика
  • Инвестиции
  • по Зоология
  • Журналистика
  • Карта сайта
  • ПЛИС Xilinx семейства Virtex™

    стандартов (см. также «Банки ввода-вывода»).

    По выбору, к каждому выходу может быть подключена схема «week-keeper».

    Если данная цепь активирована (пользователем на этапе создания схемы), то

    она следит за напряжением на контакте микросхемы и создает слабую нагрузку

    для входного сигнала, подключенную либо к «земле» (если на входе уровень

    логического нуля), либо к источнику питания (если на входе уровень

    логической единицы). Если контакт подключен к нескольким источникам

    сигнала, эта цепь удерживает уровень входного сигнала в его последнем

    состоянии, при условии, что все источники были переведены в состояние с

    высоким импедансом. Поддержание таким путем одного из допустимых логических

    уровней позволяет ликвидировать неопределенность уровня шины.

    Так как схема «week-keeper» использует входной буфер для слежения за

    входным уровнем, то необходимо использовать подходящее значение напряжения

    [pic], если выбранный сигнальный стандарт требует этого. Подключение

    данного напряжения должно удовлетворять требованиям правил разбиения на

    банки.

    4.2.3. Банки ввода-вывода

    Некоторые из описанных выше стандартов требуют подключения напряжения

    [pic] и/или [pic]. Эти внешние напряжения подключаются к контактам

    микросхемы, которые функционируют группами, называемыми банками.

    Как показано на Рис. 3, каждая сторона кристалла микросхемы разделена

    на два банка. Каждый банк имеет несколько контактов [pic], но все они

    должны быть подключены к одному и тому же напряжению. Это напряжение

    определяется выбранным для данного банка\стандартом выходных сигналов.

    [pic]

    Рис. 3. Банки ввода-вывода Virtex

    Стандарты для выходных сигналов конкретного банка могут быть

    различными только в том случае, если они используют одинаковое значение

    напряжения [pic]. Совместимые стандарты показаны в Табл. 4. GTL и GTL+

    присутствуют везде, поскольку их выходы с открытым стоком не зависят от

    значения [pic].

    Таблица 4. Выходные совместимые стандарты.

    |[pic] |Совместимые стандарты |

    |3.3 В |PCI, LVTTL, SSTL3 I, SSTL3 II, CTT, AGP, GTL, GTL+ |

    |2.5 В |SSTL2 I, SSTL2 II, LVCMOS2, GTL, GTL+ |

    |1.5 В |HSTL I, HSTL III, HSTL IV, GTL, GTL+ |

    Некоторые сигнальные стандарты требуют подачи соответствующих

    пороговых напряжений [pic] на входные каскады. При этом определенные БВВ

    автоматически конфигурируются как входы, соответствующие напряжению [pic].

    Приблизительно один контакт из шести в каждом банке может выполнять эту

    роль.

    Контакты [pic] в пределах одного банка внутренне между собой

    соединены, следовательно, только одно значение напряжения [pic] может быть

    использовано в рамках одного банка. Для правильной работы все контакты

    [pic] одного банка должны быть подсоединены к внешнему источнику

    напряжения.

    В пределах одного банка можно одновременно использовать входы, которые

    требуют напряжения [pic] и входы, которые этого не требуют. В то же время,

    только одно значение напряжения [pic] может быть использовано в рамках

    одного банка. Входные буферы, которые используют [pic], не совместимы с

    сигналами 5-В стандартов.

    Контакты [pic] и [pic] для каждого банка приведены в таблицах и

    диаграммах под конкретный корпус и кристалл. На диаграммах также показано,

    к какому банку относится конкретный контакт ввода-вывода.

    В рамках конкретного типа корпуса микросхемы число контактов [pic] и

    [pic] может меняться в зависимости от емкости кристалла. Чем больше

    кристалл по логической емкости, тем большее число контактов ввода-вывода

    преобразовано в контакты типа [pic]. Поскольку существует максимальный

    набор контактов [pic] для меньших кристаллов, имеется возможность

    проектирования печатной платы, позволяющей также использовать на ней и

    большие кристаллы с таким же типом корпуса. Все контакты [pic],

    предполагаемые к использованию для больших кристаллов, при этом должны быть

    подсоединены к напряжению [pic] и не должны использоваться как контакты

    ввода-вывода.

    В меньших кристаллах некоторые из контактов [pic], используемые в

    больших кристаллах, не соединены внутри корпуса. Эти не присоединенные

    контакты могут быть оставлены не присоединенными вне микросхемы или быть

    подключены к напряжению [pic] при необходимости обеспечения совместимости

    разрабатываемой печатной платы с большими кристаллами.

    В корпусах типа TQ-144 и PQ-240/HQ-240 все контакты [pic] соединены

    вместе внутри микросхемы и, следовательно, ко всем из них должно быть

    подключено одно и то же напряжение [pic]. В корпусе CS-144 пары банков,

    расположенные на одной стороне, внутренне соединены, обеспечивая, таким

    образом, возможность выбора только четырех возможных значений напряжения

    для [pic]. Контакты [pic] остаются внутренне соединенными в рамках каждого

    из восьми банков и могут использоваться, как было описано выше.

    4.3. Конфигурируемый логический блок - КЛБ

    Базовым элементом КЛБ является логическая ячейка - ЛЯ (Logic Cell —

    LC). ЛЯ состоит из 4-входового функционального генератора, логики

    ускоренного переноса и запоминающего элемента. Выход каждого

    функционального генератора каждой логической ячейки подсоединен к выходу

    КЛБ и к D-входу триггера. Каждый КЛБ серии Virtex содержит четыре

    логические ячейки, организованные в виде двух одинаковых секций (Рис. 4).

    На Рис. 5 представлено детальное изображение одной секции.

    [pic]

    В дополнение к четырем базовым логическим ячейкам, КЛБ серии Virtex

    содержит логику, которая позволяет комбинировать ресурсы функциональных

    генераторов для реализации функций от пяти или шести переменных. Таким

    образом, при оценке числа эквивалентных системных вентилей для микросхем

    семейства Virtex, каждый КЛБ приравнивается к 4.5 ЛЯ.

    [pic]

    4.3.1. Таблица преобразования

    Функциональные генераторы реализованы в виде 4-входовых таблиц

    преобразования (Look-Up Table — LUT). Кроме использования в качестве

    функциональных генераторов, каждый LUT-элемент может быть также использован

    как синхронное ОЗУ размерностью 16х1 бит. Более того, из двух LUT-элементов

    в рамках одной секции можно реализовать синхронное ОЗУ размерностью 16х2

    бита или 32х1 бит, либо двухпортовое синхронное ОЗУ размерностью 16х1 бит.

    На LUT-элементе микросхемы Virtex может быть реализован 16-разрядный

    сдвиговый регистр, который идеально подходит для захвата высокоскоростных

    или пакетных потоков данных. Этот режим может также использоваться для

    запоминания данных в приложениях цифровой обработки сигналов.

    4.3.2. Запоминающие элементы

    Запоминающие элементы в каждой секции КЛБ Virtex могут

    конфигурироваться как динамические триггеры (чувствительные к фронту

    сигнала) D-типа, либо как триггеры-защелки, чувствительные к уровню

    сигнала. D-вход триггера может управляться либо от функционального

    генератора в рамках той же секции КЛБ, либо непосредственно от входов

    данной секции КЛБ, минуя функциональные генераторы.

    Кроме сигналов синхронизации (Clock) и разрешения синхронизации (Clock

    Enable — СЕ) в каждой секции КЛБ есть сигналы синхронной установки (Set) и

    сброса (Reset). Обозначение этих сигналов — SR и BY соответственно. Сигнал

    SR переводит запоминающий элемент в состояние, определенное для него в

    конфигурационных данных, а сигнал BY — в противоположное состояние. Эти же

    сигналы могут быть использованы также в качестве асинхронной предустановки

    (Preset) и очистки (Clear). Все сигналы управления могут быть независимо

    про-инвертированы. Они подаются на оба триггера в рамках конкретной секции

    КЛБ.

    4.3.3. Дополнительная логика

    Дополнительная логика, входящая в каждый КЛБ, представлена двумя

    мультиплексорами: F5 и F6.

    На вход мультиплексора F5 подаются сигналы с выходов функциональных

    генераторов данной секции КЛБ. Этот узел может работать как функциональный

    генератор, реализующий любую 5-входовую функцию, либо как мультиплексор

    4:1, либо как некоторая функция от девяти входных переменных.

    Аналогично, мультиплексор F6 объединяет выходы всех четырех

    функциональных генераторов КЛБ, используя один из выходов мультиплексора

    F5. Это позволяет реализовать либо любую 6-входовую функцию, либо

    мультиплексор 8:1, либо некоторую функцию до 19 переменных.

    Каждый КЛБ имеет четыре сквозных линии — по одной на каждую логическую

    ячейку. Эти линии используются как дополнительные входы данных, либо как

    дополнительные трассировочные ресурсы, не расходующие логические ресурсы.

    4.3.4. Арифметическая логика

    Каждая ЛЯ содержит специальную логику ускоренного переноса, которая

    обеспечивает наилучшую реализацию на ПЛИС различных арифметических функций.

    КЛБ содержит две отдельные цепи переноса — по одной на каждую секцию.

    Размерность цепи переноса — два бита на КЛБ.

    Арифметическая логика включает в себя элемент, реализующий функцию

    исключающего ИЛИ, который позволяет реализовать однобитовый сумматор в

    одной логической ячейке.

    В каждой логической ячейке имеется элемент, реализующий функцию И

    (AND), который предназначен для построения быстродействующих умножителей.

    Специальные трассы логики ускоренного переноса могут также

    использоваться для каскадного включения функциональных генераторов при

    необходимости создания функций с большим количеством входных переменных.

    4.3.5. Буферы с тремя состояниями

    Каждый КЛБ Virtex содержит два буфера с тремя состояниями, которые

    нагружены на внутренние шины (см. также п. 4.4.4 «Специальные

    трассировочные ресурсы»). Каждый буфер BUFT имеет независимый вход

    управления с третьим состоянием и независимый входной контакт.

    4.3.6. Блочная память (Block RAM)

    В FPGA Virtex встроена особая блочная память (Block Select RAM)

    большой емкости. Она создана в дополнение к распределенной памяти небольшой

    емкости (Select RAM), реализованной на таблицах преобразования (Look Up

    Table RAM — LUTRAM).

    Блоки памяти Block Select RAM+ организованы в виде столбцов. Все

    устройства Virtex содержат два таких столбца, по одному вдоль каждой

    вертикальной стороны кристалла. Эти колонки увеличивают полный размер

    кристалла. Каждый блок памяти равен по высоте четырем КЛБ, таким образом,

    микросхема Virtex, имеющая 64 КЛБ по высоте, содержит 1-6 блоков памяти на

    колонку и 32 блока памяти в целом. В Табл. 5 приводятся емкости блочной

    памяти для различных кристаллов Virtex.

    Таблица 5. Емкость блочной памяти.

    |Кристалл Virtex |Число блоков |Общий объем блочной памяти [бит] |

    |XCV50 |8 |32 768 |

    |XCV100 |10 |40 960 |

    |XCV150 |12 |49 152 |

    |XCV200 |14 |57 344 |

    |XCV300 |16 |65 536 |

    |XCV400 |20 |81 920 |

    |XCV600 |24 |98 304 |

    |XCV800 |28 |114 688 |

    |XCV1000 |32 |131 072 |

    Каждый блок памяти, как показано на Рис. 6, это полностью синхронное

    двухпортовое ОЗУ с независимым управлением для каждого порта. Размерность

    шины данных для обоих портов может быть сконфигурирована независимо, что

    позволяет создавать преобразователи размерности шины. В Табл. 6 показаны

    возможные соотношения размерностей шин данных и адреса.

    В кристаллах Virtex созданы специальные трассировочные ресурсы для

    связи блочной памяти с блоками КЛБ и другими блоками памяти.

    [pic]

    Таблица 6. Соотношение шин адреса и данных

    |Разрядность |Глубина |Шина адреса |Шина данных |

    |1 |4096 |ADDR |DATA |

    |2 |2048 |ADDR |DATA |

    |4 |1024 |ADDR |DATA |

    |8 |512 |ADDR |DATA |

    |16 |256 |ADDR |DATA |

    4.4. Программируемая трассировочная матрица

    Быстродействие проекта, рассчитанного для наихудшего случая,

    ограничивает величина задержки для наиболее длинной трассы. Поэтому

    архитектура трассировочных ресурсов и программы размещения и трассировки

    создавались с учетом использования их в едином процессе оптимизации. Этот

    совместный процесс оптимизации минимизирует наиболее длинные пути и, таким

    образом, создает проект с наилучшей системной производительностью.

    Кроме того, совместная оптимизация сокращает время компиляции, так как

    программное обеспечение и архитектура микросхемы создавались с учетом

    наилучшего взаимодействия. Циклы проектирования, таким образом, сократились

    благодаря более коротким временам каждой из итераций всего процесса.

    4.4.1. Локальные связи

    Как показано на Рис. 7, в кристалле Virtex созданы локальные

    трассировочные ресурсы, называемые VersaBlock. Они позволяют реализовать

    три типа соединений:

    1. Связи между таблицами преобразования (LUT), триггерами и

    главной трассировочной матрицей (ГТМ).

    2. Внутренние обратные связи КЛБ, которые создают

    высокоскоростные связи с таблицами преобразования в рамках

    одного КЛБ и позволяют соединять их в виде цепочек с

    минимальными задержками распространения сигналов.

    3. Прямые трассы, которые создают высокоскоростные соединения с

    соседними по горизонтали КЛБ, избегая при этом больших

    задержек, присущих трассам ГТМ.

    [pic]

    4.4.2. Трассировочные ресурсы общего назначения

    Большинство связей в кристаллах Virtex реализуются с помощью

    трассировочных ресурсов общего назначения, и, следовательно, большая часть

    ресурсов межсоединений связана с этим типом трассировочной иерархии.

    Трассировочные ресурсы общего назначения расположены в виде горизонтальных

    и вертикальных трассировочных каналов и размещены в непосредственной

    близости от строк и столбцов матрицы, образованной блоками КЛБ. Ниже

    перечислены эти ресурсы:

    • Примыкающая к каждому КЛБ главная трассировочная матрица (ГТМ) — это

    матрица переключателей, с помощью которых коммутируются

    горизонтальные и вертикальные трассы и посредством которых блоки КЛБ

    получают доступ к трассировочным ресурсам общего назначения.

    • ГТМ связана в каждом из четырех направлений с соседней ГТМ

    посредством 24 трасс одинарной длины.

    • 96 буферизованных НЕХ-линий трассируют сигналы ГТМ к шести другим

    ГТМ в каждом из четырех направлений. НЕХ-линии организованы в виде

    зигзагообразных линий. НЕХ-линии могут подключаться к источникам

    сигнала только в своих конечных точках или серединных (три блока от

    источника). Одна третья часть НЕХ-линий является двунаправленными, в

    то время как остальные — однонаправленные.

    • 12 длинных линий являются буферизированными, двунаправленными

    линиями, распространяющими сигналы в микросхеме быстро и эффективно.

    Вертикальные длинные линии имеют протяженность, равную полной высоте

    кристалла, а горизонтальные длинные линии — полной ширине.

    4.4.3. Трассировочные ресурсы для блоков ввода-вывода

    Кристалл Virtex имеет дополнительные трассировочные ресурсы,

    расположенные по периферии всей микросхемы. Эти трассировочные ресурсы

    формируют добавочный интерфейс между КЛБ и БВВ. Эти дополнительные ресурсы,

    называемые VersaRing, улучшают возможности закрепления сигналов за

    контактами и переназначения уже сделанного закрепления, если это требование

    накладывается расположением сигналов на печатной плате. При этом

    сокращается время изготовления всего проекта, т. к. изготовление и

    проектирование печатной платы можно выполнять одновременно с

    проектированием FPGA.

    4.4.4. Специальные трассировочные ресурсы

    Некоторые классы сигналов требуют наличия специальных трассировочных

    ресурсов для получения максимального быстродействия. В устройстве Virtex

    специальные трассировочные ресурсы создавались для двух классов сигналов:

    • Горизонтальные трассировочные ресурсы создавались для реализации

    микросхеме шин с тремя состояниями. Четыре разделенные линии шин

    реализованы для каждой строки КЛБ, позволяя организовывать сразу

    несколько шин в пределах одной строки (Рис. 8).

    • Две специальные линии для распространения сигналов быстрого переноса

    к прилегающему КЛБ в вертикальном направлении.

    [pic]

    4.4.5. Глобальные трассировочные ресурсы

    Глобальные трассировочные ресурсы распределяют тактовые сигналы и

    другие сигналы с большим коэффициентом разветвления по выходу на всем

    пространстве кристалла. Кристалл Virtex имеет два типа глобальных

    трассировочных ресурсовтназываемых соответственно первичными и вторичными:

    • Первичные глобальные трассировочные ресурсы представляют собой

    Страницы: 1, 2, 3, 4


    Приглашения

    09.12.2013 - 16.12.2013

    Международный конкурс хореографического искусства в рамках Международного фестиваля искусств «РОЖДЕСТВЕНСКАЯ АНДОРРА»

    09.12.2013 - 16.12.2013

    Международный конкурс хорового искусства в АНДОРРЕ «РОЖДЕСТВЕНСКАЯ АНДОРРА»




    Copyright © 2012 г.
    При использовании материалов - ссылка на сайт обязательна.