МЕНЮ


Фестивали и конкурсы
Семинары
Издания
О МОДНТ
Приглашения
Поздравляем

НАУЧНЫЕ РАБОТЫ


  • Инновационный менеджмент
  • Инвестиции
  • ИГП
  • Земельное право
  • Журналистика
  • Жилищное право
  • Радиоэлектроника
  • Психология
  • Программирование и комп-ры
  • Предпринимательство
  • Право
  • Политология
  • Полиграфия
  • Педагогика
  • Оккультизм и уфология
  • Начертательная геометрия
  • Бухучет управленчучет
  • Биология
  • Бизнес-план
  • Безопасность жизнедеятельности
  • Банковское дело
  • АХД экпред финансы предприятий
  • Аудит
  • Ветеринария
  • Валютные отношения
  • Бухгалтерский учет и аудит
  • Ботаника и сельское хозяйство
  • Биржевое дело
  • Банковское дело
  • Астрономия
  • Архитектура
  • Арбитражный процесс
  • Безопасность жизнедеятельности
  • Административное право
  • Авиация и космонавтика
  • Кулинария
  • Наука и техника
  • Криминология
  • Криминалистика
  • Косметология
  • Коммуникации и связь
  • Кибернетика
  • Исторические личности
  • Информатика
  • Инвестиции
  • по Зоология
  • Журналистика
  • Карта сайта
  • ПЛИС Xilinx семейства Virtex™

    четыре специальные глобальные сети со специально выделенными

    входными контактами и связанными с ними глобальными буферами,

    спроектированными для распределения сигналов синхронизации с высоким

    коэффициентом разветвления и с минимальными разбегами фронтов.

    Каждая такая сеть может быть нагружена на входы синхронизации всех

    КЛБ, БВВ и Block RAM — блоков микросхемы. Источниками сигналов для

    этих сетей могут быть только глобальные буферы. Всего имеется четыре

    глобальных буфера — по одному для каждой глобальной сети.

    • Вторичные глобальные трассировочные ресурсы состоят из 24

    магистральных линий, 12 — вдоль верхней стороны кристалла и 12 —

    вдоль нижней. По этим связям может быть распространено до 12

    уникальных сигналов на колонку по 12 длинным линиям данной колонки.

    Вторичные ресурсы являются более 'гибкими, чем первичные, т.к. эти

    сигналы, в отличие от первичных, могут трассироваться не только до

    входов синхронизации.

    4.5. Распределение сигналов синхронизации

    Как было описано выше, Virtex имеет высокоскоростные, с малыми

    искажениями трассировочные ресурсы для распределения сигналов синхронизации

    на всем пространстве микросхемы. Типичное распределение цепей синхронизации

    показано на Рис. 9.

    В микросхему встроено четыре глобальных буфера, два — в середине

    верхней части микросхемы, два — в середине нижней части. Эти буферы через

    первичные глобальные сети могут подводить сигналы синхронизации на любой

    тактовый вход.

    Для каждого глобального буфера имеется соответствующий, примыкающий к

    нему контакт микросхемы. Сигнал на вход глобального буфера может подаваться

    как с этих контактов, так и от сигналов, трассируемых ресурсами общего

    назначения.

    [pic]

    4.5.1. Модули автоподстройки задержки (DLL)

    Полностью цифровая автоподстройка задержки (DLL), связанная с каждым

    глобальным буфером, может устранять перекос задержек между синхросигналом

    на входном контакте микросхемы и сигналами на тактовых входах внутренних

    схем устройства. Каждая DLL может быть нагружена на две глобальные цепи

    синхронизации. Схема DLL отслеживает сигнал синхронизации на входном

    контакте микросхемы и тактовый сигнал, распределяемый внутри кристалла,

    затем автоматически устанавливает необходимую задержку. Дополнительная

    задержка вводится таким образом, что фронты сигналов синхронизации

    достигают внутренних триггеров в точности на один период синхронизации

    позже их прихода на входной контакт. Эта система с обратной связью

    эффективно устраняет задержку распределения сигналов синхронизации,

    гарантируя, что фронты синхросигналов на входе микросхемы и на внутренних

    тактовых входах с большой точностью синхронны.

    Вдобавок, для устранения задержек, возникающих при распределении

    тактовых сигналов, DLL создает новые возможности управления функциями

    синхронизации. Модуль DLL может создавать четыре квадратурные фазы из

    исходного источника синхросигнала; удваивать частоту синхросигнала или

    делить эту частоту на 1.5, 2, 2.5, 3, 4, 5, 8 или 16.

    Модуль DLL также функционирует как тактовое зеркало. Путем вывода из

    микросхемы сигнала с выхода DLL и последующего ввода этого сигнала снова

    внутрь кристалла, схема DLL может устранить разбег фаз для тактовых

    сигналов на уровне печатной платы, при работе с несколькими устройствами

    Virtex.

    Чтобы гарантировать, что системная синхронизация будет нормально

    функционировать до момента окончания конфигурирования системы и начала

    штатной работы, схема DLL имеет возможность задерживать процесс

    конфигурирования до нормальной синхронизации с системой.

    4.6. Периферийное сканирование (ПС)

    Микросхемы Virtex поддерживают команды периферийного сканирования,

    приведенные в спецификации стандарта IEЕЕ 1149.1. Порт Test Access Port

    (TAP) и регистры реализованы для выполнения команд Extest, INTEST,

    Sample/Preload, Bypass, IDCODE, USERCODE и HIGHZ. Кроме того, порт ТАР

    поддерживает две внутренние сканирующие цепочки и позволяет

    загрузить/считать конфигурацию кристалла.

    Порт ТАР использует предопределенные контакты микросхемы и LVTTL

    уровни сигналов. Для того чтобы выход TDO выдавал сигналы на уровнях LVTTL,

    на контакт [pic] второго банка должно быть подано напряжение 3.3 В. В

    противном случае напряжение на выходе ТDО будет меняться в пределах от нуля

    до [pic].

    Операции периферийного сканирования не зависят от конкретных

    конфигураций блоков ввода-вывода и типа корпуса. Все блоки ввода-вывода,

    включая неподключенные к контактам, рассматриваются как независимые

    двунаправленные контакты с тремя состояниями, в единой цепочке

    сканирования. Сохранение возможности осуществлять двунаправленное

    тестирование после конфигурирования облегчает тестирование внешних

    межсоединений.

    В Табл. 7 приведены команды периферийного сканирования, поддерживаемые

    кристаллами Virtex. Внутренние сигналы могут быть проанализированы в

    процессе выполнения команды Extest посредством подключения их к

    неиспользуемым выходам блоков ввода-вывода, либо к блокам ввода-вывода, не

    присоединенным к контактам. Они могут быть также подсоединены к

    неиспользуемым выходам блоков ввода-вывода, которые определены как

    однонаправленные входные контакты.

    Таблица 7. Инструкции периферийного сканирования

    |Команда |Двоичный код |Описание |

    |EXTEST |00000 |Разрешает операцию периферийного |

    | | |сканирования EXTEST |

    |SAMPLE/PRELOAD |00001 |Разрешает операцию периферийного |

    | | |сканирования SAMPLE/PRELOAD |

    |USER1 |00010 |Доступ к определенному пользователем |

    | | |регистру 1 |

    |USER2 |00011 |Доступ к определенному пользователем |

    | | |регистру 2 |

    |CFG_OUT |00100 |Доступ к конфигурационной шине для |

    | | |операций считывания |

    |CFG_IN |00101 |Доступ к конфигурационной шине для |

    | | |операций записи |

    |INTEST |00111 |Разрешает операцию периферийного |

    | | |сканирования INTEST |

    |USERCODE |01000 |Разрешает считывание пользовательского |

    | | |кода |

    |IDCODE |01001 |Разрешает считывание ID кода |

    |HIGHZ |01010 |Переводит выходы в третье состояние во |

    | | |время операции BYPASS |

    |JSTART |01100 |Активизирует вход TCK порта TAP |

    |BYPASS |11111 |Разрешает BYPASS |

    |RESERVED |Любой другой |Зарезервированные инструкции |

    [pic]

    До конфигурации кристалла доступны все команды кроме USER1 и USER2.

    После конфигурации кристалла доступны все команды без исключения. Во время

    конфигурации не рекомендуется использовать команды Extest, INtest и

    Sample/Preload.

    В дополнение к описанным выше тестовым командам поддерживаются

    команды, позволяющие загрузить/считать конфигурацию кристалла.

    На Рис. 10 показана логика периферийного сканирования кристаллов серии

    Virtex. Логика периферийного сканирования состоит из 3-разрядного регистра

    данных на один БВВ, контроллера порта ТАР и регистра команд с

    декодированием.

    4.6.1. Регистры данных

    Первичный регистр данных является регистром периферийного

    сканирования. Для каждого вывода микросхемы, связанного с программируемым

    БВВ, регистр данных ПС содержит три разряда сдвигового регистра и три

    разряда регистра-защелки (для входа, выхода и управления третьим

    состоянием). Выводы, не доступные для программирования пользователем, имеют

    только по одному разряду в регистре данных ПС (для входа или выхода).

    Другим регистром данных является регистр BYPASS. Данный регистр

    осуществляет синхронизацию данных, проходящих через кристалл, в следующее

    устройство с периферийным сканированием. В кристалле имеется только один

    такой регистр.

    Кристалл семейства Virtex содержит две дополнительные внутренние цепи

    сканирования, которые могут быть задействованы использованием в проекте

    макромодуля BSCAN. Выводы SEL1 и SEL2 макромодуля BSCAN переводятся в

    логическую единицу при командах USER1 и USER2 соответственно, задействуя

    эти цепи. Данные с выхода ТОО считываются входами TDO1 или TDO2 макромодуля

    BSCAN. Макромодуль BSCAN также имеет раздельные тактовые входы DRCK1 и

    DRCK2 для каждого пользовательского регистра ПС, общий вход TDI и общие

    выходы RESET, SHIFT и UPDATE, отражающие состояние контроллера порта ТАР.

    4.6.2. Порядок битов регистра данных ПС

    Порядок в каждом БВВ: Вход, Выход, Высокий импеданс. Только входные

    контакты представлены одним битом, а только выходные -всеми тремя.

    Если смотреть на кристалл, как он представлен в программном

    обеспечении проектирования (модуль FPGA EDITOR), то последовательность

    битов в регистре данных ПС будет определяться, как на Рис. 11.

    |Бит 0 (крайний TDO)| |

    | |Правая половина верхнего края БВВ (справа-налево) |

    |Бит 1 | |

    |Бит 2 |GCLK2 |

    | |GCLK3 |

    | | |

    | |Левая половина верхнего края БВВ (спрва-налево) |

    | | |

    | | |

    | |Левый край БВВ (сверху-вниз) |

    | | |

    | |М1 |

    | |М0 |

    | |М2 |

    | | |

    | |Левая половина нижнего края БВВ (слева-направо) |

    | | |

    | |GCLK1 |

    | |GCLK2 |

    | | |

    | |Правая половина нижнего края БВВ (слева-направо) |

    | | |

    | |DONE |

    | |PROG |

    | | |

    | |Правый край БВВ (снизу-вверх) |

    | | |

    | |CCLK |

    |(Крайний к TDI) | |

    Рис. 11. Последовательность битов ПС.

    4.6.3. Идентификационные регистры

    Имеются два идентификационных регистра: IDCODE-регистр и USER-CODE-

    регистр. IDCODE позволяет определить микросхему, подсоединенную к JTAG-

    nopry.

    IDCODE имеет следующий двоичный формат:

    vvvv : ffff: fffa : aaaa : аааа : сссс : сссс : ссс1,

    где v — код корпуса, f— код семейства кристаллов (03h для семейства

    Virtex), а — число строк матрицы КЛБ (от 010h для XCV50 до 040h для

    XCV1000), с — код компании производителя (49h для фирмы «Xilinx»)

    В Табл. 8 приведены идентификационные коды (IDCODEs), присвоенные

    кристаллам серии Virtex.

    Используя USERCODE, пользователь может записать и считать свой

    идентификационный номер для данного проекта. Пользовательский

    идентификационный код включается в конфигурационный файл во время его

    создания. USERCODE может быть считан только после конфигурации кристалла.

    Таблица 8. Идентификационные коды (IDCODEs), присвоенные кристаллам серии

    Virtex

    |Кристалл |IDCODE |

    |XCV50 |v0610093h |

    |XCV100 |v0614093h |

    |XCV150 |v0618093h |

    |XCV200 |v061C093h |

    |XCV300 |v0620093h |

    |XCV400 |v0628093h |

    |XCV600 |v0630093h |

    |XCV800 |v0638093h |

    |XCV1000 |v0640093h |

    4.6.4. Включение ПС в проект

    Так как все контакты, необходимые для ПС, предопределены в каждом

    кристалле, то не нужно включать в проект дополнительных элементов, если не

    будут использоваться пользовательские регистры (USER1 и USER2). Для

    задействования этих регистров в проект необходимо включить элемент BSCAN и

    соединить соответствующие выводы.

    5. Система проектирования

    Разработка кристаллов Virtex осуществляется программным обеспечением

    проектирования Xilinx Foundation и/или Xilinx Alliance. Процесс

    проектирования включает: ввод проекта, размещение в кристалл и верификацию.

    Для ввода проекта могут применяться стандартные электронные САПР, таких

    фирм, как «Aldec», «Cadence», «Simplicity», «Mentor Graphics» или

    «Synopsys». Для размещения в кристалл и верификации используются

    специализированные под архитектуру САПР, выпускаемые только фирмой

    «Xilinx».

    Система проектирования фирмы «Xilinx» интегрирована в управляющую

    программу, называемую Xilinx Design Manager (XDM), которая обеспечивает

    доступ к общему пользовательскому интерфейсу, независимо от выбора вида

    программы ввода или верификации. Программа XDM упрощает выбор настроек,

    необходимых для выполнения проекта, благодаря наличию разветвленного меню и

    легко доступной справочной системе (on-line help).

    Прикладные программы, начиная от создания схемы (schematic capture),

    до размещения и трассировки (Placement and Routing — PAR), доступны из

    программы XDM. Цепочка команд, определяющих последовательность

    обрабатывающих процессов, генерируется до начала их исполнения и

    запоминается для последующего документирования.

    Несколько расширенных свойств программного обеспечения облегчает

    проектирование микросхем Virtex. Например, схемные относительно

    расположенные макросы (Relationally Placed Macros — RPMs), в которых

    содержится информация о принудительной взаимной ориентации составных частей

    элементов проекта, дают необходимую информацию для их реального размещения

    на кристалле. Они помогают обеспечить оптимальное выполнение стандартных

    логических функций.

    Для ввода проектов с помощью языков описания аппаратных средств

    (Hardware Description Language — HDL), система проектирования Xilinx

    Foundation предоставляет интерфейсы к синтезаторам следующих фирм:

    . «Synopsis» (FPGA Compiler, FPGA Express);

    . «Exemplar» (Spectrum);

    . «Symplicity» (Symplify).

    Для схемного ввода проектов системы проектирования Xilinx Foundation и

    Alliance предоставляют интерфейсы к следующим системам создания схем:

    . Mentor Graphics V8 (Design Architect Quick Sim II);

    . Innoveda (Viewdraw).

    Существует множество других производителей, которые предлагают

    аналогичные по функциям системы ввода проекта.

    Для упрощения взаимодействия различных САПР существует стандартный формат

    файлов (EDIF), который поддерживается всеми производителями САПР.

    САПР для Virtex включает унифицированную библиотеку стандартных функций.

    Эта библиотека содержит свыше 400 примитивов и макросов, от двухвходовых

    вентилей И, до 16-битовых аккумуляторов и включает арифметические функции,

    компараторы, счетчики, регистры данных, дешифраторы, шифраторы, функции

    ввода-вывода, защелки, булевы функции, мультиплексоры и сдвигающие

    регистры.

    Часть библиотеки, содержащей детальные описания общих логических функций,

    реализованных в виде «нежестких» макросов (soft macro), не содержит никакой

    информации о разбиении этих функций на реальные физические блоки и об их

    размещении в кристалле. Быстродействие данных макросов зависит, таким

    образом, от этих двух процедур, которые реализуются на этапе размещения

    проекта в кристалл. В то же время относительно расположенные макросы (RPMs)

    содержат в себе предварительно определенную информацию о разбиении на

    физические блоки и о размещении, которая дает возможность для оптимального

    выполнения этих функций. Пользователи могут создать свою собственную

    библиотеку «нежестких» макросов и RPM из примитивов и макросов стандартной

    Страницы: 1, 2, 3, 4


    Приглашения

    09.12.2013 - 16.12.2013

    Международный конкурс хореографического искусства в рамках Международного фестиваля искусств «РОЖДЕСТВЕНСКАЯ АНДОРРА»

    09.12.2013 - 16.12.2013

    Международный конкурс хорового искусства в АНДОРРЕ «РОЖДЕСТВЕНСКАЯ АНДОРРА»




    Copyright © 2012 г.
    При использовании материалов - ссылка на сайт обязательна.