Разработка одноплатного микроконтроллера

|DEN |16 |Включение шинных формирователей |

|ALE |5 |Фиксация адресного регистра |

|MGE/PDEN |17 |(При IOB=1) PDEN сигнал включения шинных |

| | |формирователей |

| | |(При IOB=0) MGE он управляет считыванием |

| | |номера ведомого кантроллера прерываний, |

| | |подлежащего обслуживанию |

Тактирование работы МП БИС (к1810ВМ88) осушествляет генератор

тактовых импульсов к1810ГФ84 (i8284) генератор включает схемы формирования

тактовых импульсов (OSK,CLK,PCLK), сигнала сброса (RESET) , и сигнала

готовности (READY). Условно графическое обозначение показано на рисунке 6.

В описываемом контроллере также применяются микросхемы серии

К1533, это ригистры шины адреса ИР22, буфер 1533АП6

[pic]

усиливает сигналы шину данных, логические простые 1533ЛЛ1 и ЛЕ1 а

также дешифратор адреса выполненый на 1533ИД7.

Ригистры шины адреса 1533ИР22 предназначены для хранения адреса

установленного микропроцессором, по управляющему сигналу ALE он появляется

каждый машинный цикл. Условнографическое обозначение приведено на рисунке

7.

Микросхема 1533АП6 восьмиканальный двунаправленный шинный

формирователь предназначен для усиления по мощности сигналов шины данных

при чтении и записи, показан на рисунке 8.

Микросхема 555ЛЛ1 - 4 логических элемента 2ИЛИ предназначена для

формирования сигналов шины управления показана на рисунке 9.

Микросхема 1533ЛЕ1 - 4 логических элемента 2ИЛИ-НЕ предназначена для

формирования сигналов шины управления и дешифратора адреса показана на

рисунке 10.

Микросхема 1533ИД7- двоичный дешифратор на восем направлений

использован для дешифрации адреса и выбора соответствующей микрасхемы

памяти. На рисунке 11 токазано условно графеческое обознечение

Адаптер параллельного интерфейса построен на ИМС КР580ВВ55А, который

обеспечивает стробированный и нестробированный ввод/вывод информации по

параллельным каналам связи, сбор данных с внешних измерительных устройств и

(или) управление исполнительными устройствами.

Микросхема КР580ВВ55А — программируемое устройство ввода/вывода

параллельной информации, применяется в качестве элемента ввода/вывода

общего назначения, сопрягающего различные типы периферийных устройств с

магистралью данных систем обработки информации. Условное графическое

обозначение микросхемы приведено на рис. 12. Назначение выводов приведено в

таблице 2.

Обмен информацией между магистралью данных систем и микросхемой

КР560ВВ55А осуществляется через 8-разрядный двунаправленный трехстабильный

канал данных (D). Для связи с периферийными устройствами используются 24

линии вводам/вывода, сгруппированные в три 8-разрядых канала ВА, ВВ, ВС,

направление передачи информации, и режимы работы которых определяются

программным способом.

Память программ хранится в постоянном запоминающем устройстве ПЗУ

выполненом на ИМС К573РФ8 представляет собой многократное программируемое

ПЗУ, выполненное по ЛИЗМОП технологии. Стирание записанной информации

производится с помощью ультрафиолетового облучения. Емкость ИМС 573РФ8

составляет 32К*8 бит. Условное графическое обозначение микросхемы приведено

на рис. 13.

Промежуточные значения вычислений хранятся в оперативном

запоминающем устройстве (ОЗУ) построенном на микросхеме К537РУ17 8К*8 бит.

Обозначение микросхемы приведено на рис. 14.

Микросхемы этой серии представляют из себя ОЗУ статического типа т.е.

каждый элемент памяти выполнен на тригерах. Микросхема выполнена на МОП

транзисторах.

В устройствах памяти на этих микросхемах для снижения потребляемой

мощьности следует предусматреть возможнось автоматического переключения на

источник с меньшим напряжением для хранения информации достаточно 2,2

вольта. Также может быть предусмотрен дополнительный источник питания для

обеспечения автономной работы блока памяти при случайном отключении

питания.

2.Разработка принципиальной схемы микроконтроллера

2.1 Разработка процессорного модуля

Микропроцессорное ядро (процессорный модуль, ПМ) самая важная часть

микроконтроллера. Для построения процессорного ядра прежде всего решают

задачу тактирования МП в 8088 это делают с помощью тактового генератора

к1810ГФ4. Кроме этого необходимо произвести демультиплексирование

магистрали адрес-данные и формирование шины управления в максимальном

режиме с помощью контроллера системной шины.

На рисунке 15 показана схема синхронизации работы процессора и

сброса. Сигналы синхронизации формируются из колебаний оснавной частоты

кварцевого резонатора ZQ1, подключенного ко входам Х1,Х2, микросхемы,

через конденсатор C1 емкостью 3…10 пф. Частота работы процессора 5мгц [pic]

частота кварцевого резонатора = 3F*fраб МП (при использовании к1810ГФ4).

Сигнал готовности формируется при наличии на входе хотябы одного из REY1

или 2. Ко входу RES подключена время задающая RC цепочка которая формирует

длительность сигнала сброса R=510 кОм,C=1 мКф (минимальная

продолжительность сигнала сброс 50мкс).

Максимальный режим работы предназначен для работы ЦП с несколькими

МП или сопроцессором для этого на вход микропроцессора MN\MX подается

значение логической (1). Организация буферизации шины показана на рисунке

16. Регистры DD 4, DD 5, DD 6, запоминают адрес установленный

микропроцессором по приходу сигнала ALE (строб адреса), на вход

«строб(STB)» каждого из регистров смотри рисунок 17 “Временные диаграммы

работы процессора”. Адрес устанавливается в первом цикле Т1 (выделено см.

рис) и сохраняется до канца цикла.

.[pic]

Буферный усилитель DD7 усиливает сигналы шины данных в двух

направлениях это нужно для обеспечения нормальной работы процессора (из за

нагрузочной способности входов МП). Буферный усилитель управляется стробом

данных (DEN) МП (контроллер системной шины DD12 в максимальном режиме

работы МП), который подается на вход OE микросхемы DD7 в каждом машинном

цикле см.(рис 18) и сигналом определяющим направление передачи данных

(DT\R) он подается на вход T.

Шина управления формируется с помощью микросхемы DD12. Блок

управления работает по таблице истиности (минимальный режим таблица 3). И

по таблице в максимальном с помошью контроллера системной шины

Таблица 3. Алгоритм работа схемы управления

|RD |WR |M\IO |MEMR |MEMWR |IO\R |IO\WR |

|1 |1 |1 |1 |1 |1 |1 |

|0 |1 |1 |0 |1 |1 |1 |

|1 |0 |1 |1 |0 |1 |1 |

|0 |1 |0 |1 |1 |0 |1 |

|1 |0 |0 |1 |1 |1 |0 |

Таблица декодирования сигналов управления системного контроллера.

|S1 |S2 |S3 |Сигнал |Тип цикла шины |

| | | |управления | |

|0 |0 |0 |INTA |Подтверждение прерывания |

|0 |0 |1 |IORC |Чтение ВУ |

|0 |1 |0 |IOWC,AIOWC |Запись ВУ |

|0 |1 |1 |------- |Останов |

|1 |0 |0 |MRDC |Выборка команды |

|1 |0 |1 |MRDC |Чтение ЗУ |

|1 |1 |0 |MWTC,AMWC |Запись ЗУ |

|1 |1 |1 |------- |Цикла шины нет |

2.2 Организация памяти микроконтроллера

Память микрокантроллера организована в соответствии с техническим

заданием. ПЗУ-64 кбайт ОЗУ-8 кбайт. На рисунке 19 приведена карта памяти

микрокантроллера. Схема блока памяти приведена на рисунке 20.

В блоке на микросхемах DD8 DD9 построено постоянное запоминающее устройство

а на DD10 построено ОЗУ статического типа каждая микрохема подключена к

дешифратору адреса на ПЗУ приходят сигналы чтения с шины управления. ОЗУ

управляется с помощью 3 сигналов; дешифратор адреса ,чтение и запись шины

управления.

[pic]

2.3 Организация параллельного порта ввода/вывода

[pic]

На рисунке 21 приведена схема паралельного порта ввода\вывода на

микросхеме DD11. Сигналы чтения и записи подключаются к шине управления к

выходам чтение из ВУ и запись в ВУ соответственно, сигнал сброса

подключается к линии RESET формируемой микросхемой DD1, адресные входы

подключаются соответственно к шине адреса А0,А1.

4. Разработка схемы дешифратора адреса памяти

Дешифратор адреса выполняет функции включателя и выключателя

соответствующих данному адресу микросхем памяти блока памяти схема

приведена на на рисунке 22. Дешифратор формирует 3 сигнала CS1,2,3

соответственно (ПЗУ ПЗУ ОЗУ) См.также карту памяти и таблицу двоичные и

десятичные числам таблица 4.

Таблица 4

|HEX |BIN |

| |19|18|17|16|15|14|13|12|11|10|9 |8 |7 |6 |5 |4 |3 |2 |1 |0 |

|7FFFh |0 |0 |0 |0 |0 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |

|FFFFh |0 |0 |0 |0 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |

|11FFFh |0 |0 |0 |1 |0 |0 |0 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |

[pic]

Заключение

По полученному заданию было разработано устроуство закреплены знания

работы с микропроцессорами и получен полезный опыт разработки подобных

устройств.

Список литературы

1. Хвощ С.Т. и др. Микропроцессоры и микроЭВМ в системах автоматического

управления: Справочник. - Л.: Машиностроение, 1987. - 640 с.

2. Щелкунов Н.Н. Микропроцессорные средства и системы - М.: Радио и связь.

1989 г.

3. Микропроцессорный комплект К1810: Структура, программирование,

Применение. /Ю М. Казаринов и др. - М.: Высшая школа, 1990.

6. Петровский И.И. и др. Логические ИС К 1533, К 1554: Справочник / В двух

частях. - М.: ТОО "БИНОМ", 1993.

7. Лебедев О.Н. Микросхемы памяти и их применение. - М.: Радио и связь,

1990. -303 с.

-----------------------

микропроцессор

Блок памяти 1

ПЗУ

Блок памяти 2

ОЗУ

Устройство ввода\вывода информации

Шина адреса

Шина данных

Шина управления

ВУ

СР

Рисунок 1. Структурная схема микроконтроллера

ША ШД

20 8

дешифратор адреса

1533ид7

1

адрес 2

3

увв

580вв55

адрес

данные

управление

Блок памяти

ПЗУ 64 кбайт

573рф8 (2*32кб)

пзу1 шины

адрес

данные

управление

пзу2 шины

адрес

данные

управление

озу 8 кбайт

537ру17

шины

адрес

данные

управление

Микропроцессорное ядро

8088

шины

адрес

данные

управление

D0-D7

A0-A7

ST3-ST7

A16-A19

Рисунок 18. Диаграммы работы микропроцессора в циклах чтения и записи

данных из памяти.

T1 T2 T3 T4

t

D0-D7

A0-A7

ST3-ST7

A16-A19

Рисунок 17. Диаграммы работы микропроцессора в режиме установления адреса.

T1 T2 T3 T4

t

AD0-AD7

t

A16-A19

t

A15-A8

t

ALE

t

M\IO

t

CLK

Рисунок 2. Структурная схема.

11

12

13

15

16

17

18

19

10

9

8

7

6

5

4

3

25

24

21

23

2

27

22

20

26

Рисунок 14

OE

WR

CS

A0

A1

A2

A3

A4

A5

A6

A7

A8

A9

A10

A11

A12

CS2

D0

D1

D2

D3

D4

D5

D6

D7

RAM

10

9

8

7

6

5

4

3

25

24

21

23

2

26

27

20

22

11

12

13

15

16

17

18

19

Рисунок 13

OE

CS

A0

A1

A2

A3

A4

A5

A6

A7

A8

A9

A10

A11

A12

A13

A14

D0

D1

D2

D3

Страницы: 1, 2, 3