Розробка управляючого і операційног вузлів ЕОМ

може бути одночасно навантажений вихід даного логічного елементу.

Завадостійкість. Завадою називають небажану електричну дію (пульсація

напруги живлення, дія паразитних ємностей) на логічний елемент, яка може

призвести до спотворення даних. Завадостійкість – це здатність елемента

правильно функціонувати при наявності завад; визначається максимально

допустимою напругою завади, при якому не настає збій у його роботі.

Швидкодія. Характеризується середнім часом затримки розповсюдження

сигналу: [pic], де tз1 і tз2 – затримка вихідного сигналу відносно фронту

і спаду вхідного.

2.7 Двійково-десятковий перетворювач

(Чу стр. 75 - 80)

Алгоритм двійково-десяткового перетворювача базується на способі

ручного перетворення. Він перетворює 10-бітні цілі двійкові числа в

десяткові, причому кожен десятковий розряд кодується десятковим числом.

Використовуються такі регістри:

A(4 – 1) регістр розряду 100

B(4 – 1) регістр розряду 101

C(4 – 1) регістр розряду 102

D(0 – 3) лічильник

Q(1 – 12) регістр вихідного числа

T(0 – 2) регістр управління

K(0 – 4) = T декодер

Оператор cor:

X ( cor X(4 – 1),

IF (X = 5, 6, 7, 8, 9) THEN (X ( X add 3).

Перетворення відбувається в касрегістрі C – B – A.

На першому кроці касрегістр встановлюється в 0. Потім вміст

касрегістру C – B – A – Q зсуваєтсья на один біт вліво, і тоді в регістр A

попадає старший біт числа, що перетворюється. На кроці 3 перевіряєтсья чи

потрібна корекція вмісту регістрів A, B, C, тобто чи не містить хоча б один

з них числа,

що більше, ніж 4. Описані мікрооперації зсуву вліво і умовної корекції

повторюються до тих пір, поки останній біт регістру Q не попаде в регістр

A.

A ( 0, B ( 0, C ( 0, D ( 0, FINI ( OFF, T ( 0

C – B – A – Q ( Shl C – B – A – Q, T ( 1

D ( countdn D, T ( 2

IF (D = 0) THEN (T ( 4) ELSE (T ( 3),

A ( cor A, B ( cor B, C ( cor C, T ( 0

FINI ( ON

Перетворення з десяткової системи у двійкову є складнішим. Тому ми не

будемо його використовувати.

2.8 Структура і мікропрограми АЛП

для ділення чисел з фіксованою крапкою.

(Каган ст. 211, 213-219)

Ділення в ЕОМ звичайно зводиться до виконання послідовності віднімання

дільника спочатку з діленого, а потім з утворюючихся в процесі ділення

часткових залишків і зсуву часткових залишків.

Реалізувати ділення можна двома основними способами.

1. Ділення з нерухомим діленим і зсуваючим вправо дільником.

Цей спосіб ділення заснований на прямому копіюванні дій при ручному

діленні. Структура АЛП для ділення має вигляд, який зображений на

малюнку 6-8, а.

мал. 6-8 а) (Каган стр. 214)

Початкове ділене X заноситься в PгX, а дільник Y – в старші розряди

Pг1Y. Дільник зсувається вправо шляхом косої передачі з Pг1Y в Pг2Y і

прямої передачі з Pг2Y в Pг1Y. Віднімання дільника виконується

підсумувуванням додаткового коду дільника. Цифри частки залишків, які

визначають по знаку часткових залишків, фіксується в регістрі Pг1Z шляхом

послідовного занесення їх в молодший розряд Pг1Z і зсуву вмісту Pг1Z з

допомогою косої передачі в Pг2Z і прямої з Pг2Z в Pг1Z.

Недоліком такого АЛП є подвійна довжина суматора і його регістрів.

2. Ділення з нерухомим дільником і зсувом вліво діленого.

Цей спосіб дозволяє будувати АЛП з суматором одиночної довжини

(малюнок 6-8, б).

малюнок 6-8, б (Каган стр. 214)

Тут нерухомий дільник Y зберігається в PгY, а ділене X, зсуваючись

вліво відносно Y, знаходиться в двох регістрах: старші розряди X – в Pг1X,

а молодші – в Pг2X. Ділення починається з зсуву вліво діленого X шляхом

косої передачі його в PгCm і Pг3X і відповідних прямих передач в Pг1X. Далі

на вхід суматора подається зсунуте вліво ділене, утворюється частковий

залишок шляхом підсумовуванням додаткового коду дільника, і наступна цифра

частки заноситься в звільнений при зсуві X розряд Pг2X.

Арифметично-логічний пристрій розглянутого типу широко застосовується

для ділення.

Алгоритм ділення з нерухомим дільником з відновленням залишку.

1. Берутся модулі від діленого і дільника.

2. Початкове значення часткового залишку покладається рівним старшим

розрядам діленого.

3. Частковий залишок подвоюється шляхом зсуву на один розряд вліво.

При цьому в звільнений при зсуві молодший розряд часткового залишку

заноситься наступна цифра діленого.

4. З зсунутого часткового залишку віднімається дільник і аналізується

знак результату віднімання.

5. Наступна цифра модуля частки рівна 1, якщо результат віднімання

додатній, і 0, якщо від’ємний. В останньому випадку значення остачі

відновлюється до того, яке було до віднімання.

6. Пункти 3, 4 і 5 послідовно виконуються для одержання всіх цифр

модуля частки.

7. Знак частки плюс, якщо знаки діленого і дільника однакові, в іншому

випадку – мінус.

Розглянемо тепер більш детально ділення в АЛП з нерухомим дільником.

Структурна схема АЛП дана на малюнку 6-9.

малюнок 6-9 (Каган стр. 215)

Схема містить: суматор Cm; вхідний регістр Pг1 для збереження

дільника; вхідний регістр суматора PгA, в який поступає прямий або

зворотній код дільника; вихідний регістр суматора PгCm, в якому утворюється

частковий залишок; регістри діленого PгB (старші розряди) і Pг2 (молодші

розряди); допоміжний регістр Pг2’ для зсуву діленого, тригери знаків

діленого і дільника ТгЗн1 і ТгЗн2; лічильник циклів СчЦ для підрахунку

числа одержаних цифр частки. Одержані в процесі ділення цифри частки

заносяться в звільнені розряди Pг2’.

Мікропрограма ділення для випадку додатніх чисел приведена на

малюнку 6-10. Пояснемо процедуру відновлення остачі.

малюнок 6-10 (Каган стр. 217)

Якщо віднімання дає від’ємний результат (См[0] = 1), то попередній

частковий залишок, який зберігається в PгB, передається в PгCm, для чого

попередньо обнулюється PгA. В PгCm прийом здійснюється з зсувом вліво на

1 розряд. Це забезпечує відновлення попереднього часткового залишку і

зміщення його відносно дільника перед наступним відніманням.

Мікропрограма, яку ми розглядаємо, призначена для обробки додатніх

чисел. А також її можна легко перетворити для обробки чисел з любими

знаками,

які представленні в прямому коді. Для цього треба внести такі зміни:

після прийому операндів в PгB, Pг2 і Pг1 значення знакових розрядів X і Y

передаються в тригер знака – відповідно ТгЗн1 і ТгЗн2. Потім в PгB [0] і

Pг1 [0] заноситься 0, тобто виконується перехід до модулів X і Y. Розряд

знаку частки встановлюється в 0 при ТгЗн1 = ТгЗн2 і в 1 в протилежному

випадку.

Розглянутий метод ділення носить назву ділення з відновленням залишку.

Недоліком цього методу є необхідність введення спеціального такту для

відновлення залишку.

Звичайно в ЕОМ для ділення використовується другий метод – ділення без

відновлення залишку.

Алгоритм ділення з нерухомим дільником без відновлення залишку.

Пункти 1-3 співпадають з алгоритмом ділення з відновленням залишку.

4. З зсунутого часткового залишку віднімається дільник, якщо залишок

додатній, і до зсунутого часткового залишку додається дільник, якщо залишок

від’ємний.

5. Наступна цифра модуля частки рівна 1, якщо результат віднімання

додатній, і 0, якщо від’ємний.

Пункти 6, 7 співпадають з попереднім алгоритмом.

Можна показати, що часткові залишки після виконання додавання при

діленні без відновлення залишку одержуються такі самі, як і залишки після

зсуву відновленного залишку при діленні з відновленням залишку.

Дійсно, оскільки зсув часткового залишку на один розряд вліво є

еквівалентом множення його на два, одержимо: 2*a – b = 2*(a – b) + b, (6-

5),

де a – частковий залишок; b – дільник.

Аналогічно

2na = {…{[(a – b)*2 + b] + b}*2 + … + b}. (6-6)

Ділення без відновлення залишку завжди потребує для одержання одної

цифри частки тільки додавання або віднімання з зсуву часткового залишку.

Мікропрограма ділення цілих додатніх чисел без відновлення залишку у

своїй початковій частині співпадає з мікропрограмою ділення без відновлення

залишку. Різниця з’являєтья після формування знаку частки. На малюнку 6-11

приведена частина мікропраграми ділення без відновлення залишку після

мікрокоманди фіксації знаку частки.

малюнок 6-11 (Каган стр. 219)

Блок-схема показує, що поки невизначені всі цифри частки (СчЦ <> 0),

в залежності від знаку часткового залишку або підсумовується Y (при См [0]

= 1), або віднімається Y (при См [0] = 0). В одержаному новому частковому

залишку аналізується знак і в ньому визначається цифра частки. Після

завершення всіх циклів ділення (СчЦ = 0) видається реультат. При цьому якщо

залишок від’ємний, то він відновлюється шляхом підсумуванням Y.

Ділення чисел, що представленні в залежності від знаку прямим

доповнюючим кодом, можна зробити не переходячи до модулів. При цьому

алгоритм ділення є подібним до розглянутих.

Відмінності заключаються в наступному (для випадку ділення без

відновлення залишку):

1. Так як ділене і дільник можуть мати різні знаки, то дія з частковим

залишком (додавання або віднімання Y) залежать від знаку залишку і дільника

і визначаються таблицею 6-4.

|Знак залишку |Знак дільника|Дія |

|+ |+ |Віднімання Y |

|+ |- |Додавання Y |

|- |+ |Додавання Y |

|- |- |Віднімання Y |

таблиця 6-4 (Каган стр. 219)

Якщо знак залишку співпадає з знаком дільника, то zi = 1, інакше zi =

0.

2. Якщо X > 0 і Y < 0, то частку необхідно збільшити на одиницю.

Якщо X < 0 і Y > 0, то частку необхідно збільшити на одиницю у випадку

залишку від ділення, яке не дорівнює нулю.

Якщо X < 0 і Y < 0, то частку необхідно збільшити на одиницю у випадку

залишку від ділення, яка рівна нулю.

Ділення правильних дробів виконується так, як і ділення цілих.

Різниця заключається тільки у тому, що ділене має, як правило, таку ж

довжину, як дільник. Але можна допустити, що ділене має ще n молодших

розрядів, які рівні нулю. Тоді стає ясно, що алгоритм ділення дробів нічим

не відрізняється від алгоритму ділення цілих.

2.8.1 Арифметичний пристрій з фіксованою крапкою (Чу стр. 130-135)

Арифетичний пристрій виконує арифметичні команди, що зберігаютьсяв

пам’яті обчислювальної машини. У тому випадку, якщо цей пристрій додає і

віднімає додаткові коди паралельно, тобто ми виконуємо арифметичні дії над

всіма розрядами одночасно, то це є паралельний арифметичний пристрій.

В такому пристрої є схема паралельного суматора або паралельного

віднімання.

Двійкові числа, що представляються знаковим бітом і двійковим модулем

числа, в якому, між цілою і дробною частиною розміщені завжди на одному

місці, називаються двійковими числами з фіксованою крапкою. Є два способи

представлення таких чисел: модуль – ціле число, або модуль – простий дріб.

Якщо кома розміщена між знаковим бітом і старшим бітом числа, то будь-яке

число в такому форматі є дробовим. Якщо ж кома розміщена справа від

молодшого біта значущої частини, то число є цілим.

| | |

|1 Число |S |

|22 | |

малюнок 4.1 (Чу стр. 131)

Представимо число у вигляді цілого. Це представлення має вид “знак +

модуль”. Нуль в знаковому біті означає, що число додатнє, а одиниця – що

воно від’ємне. Для числа, модуль якого дорівнює нулю, в знаковому біті

завжди формуєтсья одиниця.

Будемо використовувати регістри AC – накопичуючий регістр,

MQ – регістр частки, SR – запам’ятовуючий регістр, SC – лічильник зсувів.

Використовується схема паралельного суматора і регістр DVOV. AS, MQ, SR,

складаються з двох частин: в одній зберігається знак, а в другій – модуль

числа. Отже, ми використовуємо субрегістри для знаку AS(S), MQ(S), SR(S)

і субрегістри модуля AS(M), MQ(M), SR(M). Субрегістром називається частина

регістру, сукупність бітів якої мають особливий зміст. Об’єднання декількох

субрегістрів або регістрів при виконанні спеціальної операції в один

регістр називається касрегістром.

Регістр DVOV сигналізує про стан переносу при діленні.

Ми не будемо його використовувати.

Структура:

AC(M) = AC(1 – 23),

SR(M) = SR(1 – 23),

MQ(M) = MQ(1- 23).

AC(S, R, Q, 1- 23),

SR(S, 1 - 23),

MQ(1 – 23),

SC(0 – 5),

C.

Паралельний суматор:

ADD(R, Q, 1 – 23) = ADSR(R, Q, 1 – 23) EXOR ADAC(R, Q, 1 – 23)

EXOR C(R, Q, 1 – 23),

C(R, Q, 1 – 22) = ADSR(Q, 1 – 23)*ADAC(Q, 1 – 23) + ADAC(Q, 1 – 23)

*C(Q, 1 – 23) + C(Q, 1 – 23) * ADSR(Q, 1 – 23), C(23) = 0.

Опис виводів Z:

Z(R, Q, 1 – 23) = 0 – 0 – AC(M) add2 0 – 0 – SR(M) – 0.

Опис оператора add2:

W(R, Q, 1 – 23) = X(R, Q, 1 – 23) add2 Y(R, Q, 1 – 24)

C(23) = Y(24),

C(R, Q, 1 – 22) = X(Q, 1 – 23)*Y(Q, 1 – 23) + Y(Q, 1 – 23)*C(Q, 1 – 23) +

C(Q, 1 – 23)*X(Q, 1 – 23)

W(R, Q, 1 – 23) = X(R, Q, 1 – 23) EXOR Y(R, Q, 1 – 23) EXOR

C(R, Q, 1 – 23).

Тут в регістрі АС є біт АС(Q), який міститься між знаковим бітом і старшим

бітом значущої частини регістру. В цьому біті міститься перенос з старшого

біту значущої частини, який утворюється при додаванні або віднімані. Розряд

АС(R) містить перенос з біту АС(Q).

В нашій схемі звичайно використовуються однобітні повні суматори,

що мають по три входи і два виходи. На схемі 4.3 i-ий біт першого

доданку – ADAC(i), j – біт другого доданку ADSR(i), i – ий біт переносу –

C(i),

(i – 1) – й біт переносу C(i – 1) і i – ий біт суми – ADD(i), де i – номер

розряду паралельного суматора.

малюнок 4.3 та 4.4 (Чу стр. 134)

На малюнку 4.4 входи ADAC(R, Q, 1 – 23) і ADSR(1 - 23) з’єднані з виходами

регістрів АС(R, Q, 1 –23) і SR(1 – 23) відповідно. На входи ADSR(R, Q)

сигнали з регістру SR звичайно не поступають. Замість цього при

необхідності на цих шинах формуються константи 0 або 1. Вхід С(23) на

якому повинен бути 0 є входом переносу для крайнього правого біту суматора.

Входи

ADD(R, Q, 1 – 23) являють біти суми, а виходи С(R, Q, 1 – 23) – переноси

для всіх 26 однобітних повних суматорів. Схема паралельного суматора

зображена на малюнку 4.5.

малюнок 4.5 (Чу стр. 134)

В алгоритмі ділення виконується перевірка однієї з спеціальних вихідних шин

паралельного суматора. Частина цих шин зв’язана з входами субрегістру

АС(M),

а друга – з входами субрегістру SR(M). Це і є виводи Z.

Оператор add2 виконує додавання значущих частин двох 26 – бітних двійкових

чисел; у цьому випадку вхідний перенос С(23) = 0. Його зручно

використовувати також при додаванні додаткового коду від’ємника з

зменшуваного (вілнімання); в такому випадку вхідний перенос С(23) = 1.

Таким чином, вхідний пернос розглядається як додатковий вхід паралельного

суматора; потрібна модифікація додавання описується оператором add2.

2.8.1.1 Ділення (Чу стр. 144 – 148)

При діленні чисел, представлених у форматі з фіксованою комою ділене

знаходиться в касрегістрі, який додається з регістрів АС і MQ, а дільник –

в регістрі SR; частка поміщається в регістр MQ, а залишок – в регістр AC.

Дільник після виконання операції залишається в регістрі SR; ділене в

касрегістрі губиться. Алгоритм ділення побудований на основі використання

методу порівняння. Його зручно розділити на дві частини: ініціалізація

(малюнок 4.11) і відповідно ділення (малюнок 4.12)

малюнок 4.11 (Чу стр. 144)

малюнок 4.12 (Чу стр. 145)

При ініціалізації перевіряється чи не буде переповнення, і визначається

знак частки. Переповнення при діленні визначається шляхом віднімання

діленого з дільника (субрегістри AC(M) і SR(M)). При відніманні до дільника

додають ділене з субрегістру AC(M) в оберненому коді. Якщо перевірка

показує, що значення на шині суми Z(Q) = 0 то з цього слідує, що ділене з

AC(M) більше або дорівнює дільнику з SR(M). При переповненні в регістр DVOV

засилається одиниця, і процес ділення завершується. Якщо ж перевірка

показує, що Z(Q) = 1, то процес ініціалізації продовжується і визначається

знак частки. Знак частки записується як нуль, якщо знакові біти AC(S) і

SR(S) співпадають; в іншому випадку в M(Q) засилається одиниця. Потім

проводиться запуск процесу ділення.

При діленні значення часткового залишку в субрегістрі AC(M) зберігається в

оберненому коді. Процес починається з засилки в регістр лічильника зсувів

SC константи 2310. Далі вміст касрегістру AC(M) – MQ(M) зсувається вліво на

один біт; одночасно біт MQ(1) інвертується і переміщується в біт AC(23) для

того, щоб частковий залишок в субрегістрі AC(M) залишався в оберненому

коді. Дільник з субрегістру SR(M) порівнюється з частковим залишком AC(M).

Якщо порівняння показує, що Z(Q) = 0, то це означає, що частковий залишок з

AC(M) більше дільника з SR(M) або дорівнює йому. В цьому випадку в біт

MQ(23) засилається одиниця і одночасно дільник з SR(M) додається до

часткового залишку з AC(M). Якщо ж Z(Q) = 1, то це означає, що дільник з

SR(M) більше часткового залишку AC(M); у цьому випадку пересилка і

додавання не відбуваються. Далі вміст лічильника зсувів SC зменшується на

одиницю і перевіряється на нуль. Якщо вміст SC <> 0, то алгоритм

Страницы: 1, 2, 3