Разработка одноплатного микроконтроллера
D4
D5
D6
D7
ROM
Таблица 2
Рисунок 12
14
15
16
17
13
12
11
10
18
19
20
21
22
23
24
25
4
3
2
1
40
39
38
37
34
33
32
31
30
29
28
27
9
8
5
36
35
6
PPI
RESET
WR
CS
RD
MAX
QS0
St
S0
LOCK
S2
AEN1
C
X1
X2
F/
RDY1
RDY2
RESET
CLK
READY
RESET
G
D0
D1
D2
D3
D4
D5
D6
D7
RG
Рисунок 2. Структурная схема микроконтроллера
D0
D1
D2
D3
D4
D5
D6
D7
A0
A1
A2
A3
A4
A5
A6
A7
B0
B1
B2
B3
B4
B5
B6
B7
C0
C1
C2
C3
C4
C5
C6
C7
Характеристики ИМС:
Рпотр= 680 мВт:
tвыбор= 110 нс.
6
4
5
1
2
3
Рисунок 11
15
14
13
12
11
10
9
7
V3
V2
V1
[pic]
1
2
3
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
DC
3,6,8,11
1,4,9,12
2,5,10,13
Рисунок 9
1
1,4,10,13
3,6,8,11
2,5,9,12
Рисунок 10
1
18
17
16
15
14
13
12
11
2
3
4
5
6
7
8
9
1
19
Рисунок 8
OE
AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
T
D0
D1
D2
D3
D4
D5
D6
D7
BD
3
4
7
8
13
14
17
18
11
1
2
5
6
9
12
15
16
19
A0
A1
RESET
Рисунок 7
OE
D0
D1
D2
D3
D4
D5
D6
D7
STB
Рисунок 6.
AEN2
MAX
HIGH
QS1
RQ/GT0
RQ/GT1
Рисунок. 3
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
39
38
37
36
35
25
27
26
32
29
28
19
22
21
17
18
24
23
34
33
24
31
30
1,20
40
WR
INTA
TEST
SS0
MX
IO
DEN
R
RD
CPU
i8088
AD0-AD7
t
A16-A19
t
A15-A8
t
ALE
t
QS0,QS1
t
CLK
t
RD
t
DT\R
t
AD0-AD7
t
DEN
t
DEN
t
AMWC
AIOWC
ST3-ST7
A16-A19
D0-D7
A0-A7
A16-A19
MWTC
IOWTC
t
t
ПЗУ1(32кб)
DD8
ПЗУ2(32кб)
DD9
ОЗУ (8К)
DD9
Не используется
0000h
7FFFh
FFFFh
12000h
FFFFFh
Направление из процессора в шину данных
t
t
t
RD ,DT\R- (T DD7)
WR
A16-A19
D0-D7
A0-A7
ST3-ST7
A16-A19
t
DEN-(OE DD7)
t
t
AD0-AD7
Рисунок 23. Диаграммы работы буферного усилителя DD7.
Направление из шины данных в процессор
t
t
DEN-(OE DD7)
t
DT\R- (T DD7)
t
RD
D0-D7
A0-A7
ST3-ST7
A16-A19
t
AD0-AD7
t
A16-A19
t
A15-A8
Данные на буфере DD7
Данные на буфере DD7
A0-A7
A15-A8
A16-A19
t
Адрес установлен и сохранен
DD 6
t
Адрес установлен и сохранен
DD 5
t
t
t
t
t
Адрес установлен и сохранен
DD 4
D0-D7
A0-A7
ST3-ST7
A16-A19
AD0-AD7
A16-A19
A15-A8
ALE
CLK
t
Рисунок 23. Диаграммы работы регистров DD4,DD5,DD6.
CLK
READY
RESET
NMI
INTR
????????????????????????????????????????????????????????????????????????????
????????????????????†††???????????†?????????????????????????????????????????
????????????????????????
MN/
INTA
HOLD
HOLDA
GDN
Vcc
AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
A8
A9
A10
A11
A12
A13
A14
A15
A16\S3
A17\S4
A18\S5
A19\S6
ALE
DT/
M/
S0
S2
S1
AEN
DT/R
PDEN
INTA
AIOWC
IOWC
IORC
AMWTC
MWTC
MRDC
7
9
8
13
11
12
3
4
16
5
17
20
19
18
2
1
6
15
Рисунок
CLK
IOB
CEN
DEN
ALE
MCE
CB
Дешифратор состояния
Генератор командных сигналов
Устройство управления
Генератор сигналов управления
S0
S1
S2
CLK
AEN
CEN
IOB
Рисунок .Структурная схема системного контроллера
DT/R
PDEN
INTA
AIOWC
IOWC
IORC
AMWTC
MWTC
MRDC
DEN
ALE
MCE
MRDC IORC
t
ST0-ST1
t
Страницы: 1, 2, 3
|